数字电子技术课程设计报告纸(交通灯控制器模版).doc

精品Word文档，知识共享！ PAGE 精品Word文档，知识共享！ 数字电子技术课程设计报告 题 目：基于FPGA的数字频率计设计 学 年：2011-2012 学 期： 2 专 业：电气工程及其自动化 班 级：电气104 学 号：2010013919姓 名 陈威 指导教师： 洪群欢 时 间： 12 年 2 月 13 日～ 12 年 2 月 17 日 浙江万里学院电子信息学院 目 录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc317198331 1 设计任务与要求 PAGEREF _Toc317198331 \h 1 HYPERLINK \l _Toc317198332 2 系统设计总体方案 PAGEREF _Toc317198332 \h 1 HYPERLINK \l _Toc317198333 3 各模块电路具体实现 PAGEREF _Toc317198333 \h 2 HYPERLINK \l _Toc317198334 3.1 时钟分频模块 PAGEREF _Toc317198334 \h 2 HYPERLINK \l _Toc317198335 3.2 十进制减法计数模块 PAGEREF _Toc317198335 \h 3 HYPERLINK \l _Toc317198336 3.3 数码管显示及译码模块 PAGEREF _Toc317198336 \h 5 HYPERLINK \l _Toc317198337 3.4 交通信号灯电路模块 PAGEREF _Toc317198337 \h 6 HYPERLINK \l _Toc317198338 3.5 时序状态控制模块 PAGEREF _Toc317198338 \h 6 HYPERLINK \l _Toc317198339 4 设计测试结果 PAGEREF _Toc317198339 \h 9 HYPERLINK \l _Toc317198340 5 总结 PAGEREF _Toc317198340 \h 9 HYPERLINK \l _Toc317198341 附录 PAGEREF _Toc317198341 \h 10 1 设计任务与要求 本课题要完成的设计任务与要求如下： （1） 绿灯亮预设时间为25s，黄灯亮预设时间为3s，红灯亮预设时间为30s； （2）预设时间通过数码管显示倒计时时间； 2 系统设计总体方案 根据设计任务与要求，交通灯控制器系统主要有分频模块、十进制减法计数模块、数码管显示及译码模块、交通信号灯电路模块、时序状态控制模块等电路模块组成，其系统组成框图如图1所示。 分频模块交通灯电路及数码管显示模块时序控制模块 分频模块 交通灯电路及数码管显示模块 时序控制模块 计数模块 图1 交通灯控制器系统设计组成框图 各模块电路设计的主要思路和具体方案如下： （1）时钟分频模块：通过Verilog硬件描述语言、32.768K晶振、T触发器等不同方法分频得到1HZ的时钟信号； （2）十进制减法计数模块：通过应用Verilog HDL硬件描述语言和用74192来十进制设计减法计数模块； （3）数码管显示及译码模块:通过共阴数码管及共阴译码驱动电路实现倒计时计数的显示； （4）交通信号灯电路模块：在东南西北四个方向安装绿黄红三种颜色的LED灯，四条人行道上分别装上红绿灯，南北对应一组，东西一组，设计成一个模拟现实的道路交通灯； （5）时序状态控制模块：通过应用Verilog HDL硬件描述语言编写控制程序，控制整个系统。 3 各模块电路具体实现 3.1 时钟分频模块 方案一。根据整个系统中各模块电路的需求，本模块主要实现将EDA实验板上50MHz晶振产生的时钟脉冲经过分频得到1Hz的时钟信号，考虑到应用触发器或计数器来设计，电路实现比较困难和繁琐，因此选择应用Verilog硬件描述语言来设计本模块电路，具体程序如下： module clk_25(CLK_in,CLK_out); input CLK_in; output CLK_out; reg CLK_out; reg[25:0] temp; always @(posedge CLK_in) begin if(temp begin temp=0; CLK_out= ~ CLK_out; end else temp=temp+1; end endmodule 经过QuartusII软件编译综合后，电路的模块图如图2所示。 图2 时钟分频模块电路图 方案二。要获得1Hz的时钟脉冲，还可以应用EDA实验