eda实验七用状态机实现ADC0809的采样电路设计.doc

PAGE  第  PAGE - 3 - 页 共  NUMPAGES 3 页 实验七 用状态机实现ADC0809的采样电路设计（2） 【实验目的】 掌握状态机的verilog设计方法； 学习设计仿真工具的使用方法； 学习层次化设计方法； 【实验内容】 编制仿真测试文件，对实验六设计的ADC0809采样电路进行功能仿真。 下载并验证ADC0809的功能。 【实验原理】 ADC0809是CMOS的8位A/D转换器，内片有8路模拟开关，课控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为八位转换时间约100微秒，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。 【程序源代码】（加注释） module ADC0809(CLK,ALE,EOC,RST,ST,OE,DIN,q,LOCK); //进行ADC0809的顶层模块设计 input CLK,EOC,RST; //定义输入变量CLK,EOC,RST input[7:0] DIN; //定义7位输入变量DIN output[7:0] q; //定义7位输出变量q output ALE,OE,ST; //定义输出变量ALE,OE,ST output LOCK; //定义输出变量LOCK reg[7:0] q; //将q设置为寄存器变量 reg ALE,OE,ST,LOCK; //将ALE,OE,ST,LOCK设置为寄存器变量 parameter s0=0,s1=1,s2=2,s3=3,s4=4; //定义常量 reg[4:0] c_st,n_st; //将c_st,n_st定义为4位寄存器变量 always @(posedge CLK) //过程语句并将posedge CLK设置为敏感变量 begin if(RST) c_st=s0; //若RST为高电平将s0赋给当前状态 else c_st=n_st; //否则将下一个状态赋给当前状态 end always @(c_st or EOC) // 过程语句将c_st or EOC设置为敏感变量 begin case(c_st) s0:begin ALE=0;OE=0;ST=0;LOCK=0; //如果c_st=0则将ALE=0;OE=0;ST=0;LOCK=0 n_st=s1; //并将s1赋给下一个状态 end s1:begin ALE=1;ST=1;OE=0;LOCK=0; //如果c_st=1则将ALE=1;ST=1;OE=0;LOCK=0 n_st=s2; //并将s2赋下一个状态 end s2:begin ALE=0;ST=0;OE=0;LOCK=0; //如果c_st=2则将ALE=0;ST=0;OE=0;LOCK=0 if(EOC) n_st=s3; //此时若EOC为高电平则将s3赋给下一个状态 else n_st=s2; //否则将s2赋给下一个状态 end s3:begin