第7讲Ver与ilog时序电路及状态机设计 .ppt

第7讲Verilog时序电路及状态机设计;主要内容;一、常用时序电路设计;1.锁存器;2.D触发器;3.多位D触发器构成的寄存器;4.移位寄存器;参数化的桶行移位器;说明;5.计数器;5-1.异步计数器;5-3. 同步计数器与分频器;2.占空比为50%的6分频器;3.Gray计数器;二进制码到gray码的转换;Gray码到二进制码的转换;举例：;6.边沿检测电路;检测电路;;;;二、有限状态机的设计;Mealy状态机结构图;Moor状态机的结构图;Moor和mealy状态机的选用;状态机的设计的一般步骤;举例：教材P168 例12.1;状态机的设计风格;一段式描述可读性差，更重要的是这种风格不能被综合工具很好的识别，因而比较难被优化 二段式把组合逻辑和时序逻辑分开，有较好的可读写，能被优化，但可能出现毛刺 三段式在保留二段式有点的基础上，可以有效滤除毛刺，提高工作频率，只是资源占用略多，建议使用三段式写法 详见见例子程序 mealyfsm(3always).v; moorefsm(2always).v ; one_always_fsm.v;状态机的编码;Binary编码;Gray码;One－hot 独热码;自定义码;状态机的复位和无效状态恢复;;状态机设计举例;Idle;小节