Verilog 硬件描述语言.doc

Verilog 硬件描述语言 Verilog 的基本知识，基本语句，Verilog 建模，仿真测试，逻辑电路设计，状态机，设计实践1 熟练掌握语法规则2 能够进行简单电路设计3 能够对简单电路进行验证 第一讲 verilog 的基本知识 ●什么是硬件描述语言●为什么要用HDL● Verilog 的发展历史● Verilog HDL与VHDL的比较● Verilog 主要应用，什么是硬件描述语言HDL，为什么使用HDL Verilog HDL和VHDL的比较 共同特点：能形式化地抽象表示电路的结构和行为；支持逻辑设计中层次描述；具有电路仿真与验证机制；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。 不同点：Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过短时间的学习，再加上一段实际操作，可在二至三个月内掌握这种设计技术。 Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。 两者建模能力Verilog HDL和VHDL的比较 一个有趣的现象：由于Verilog HDL在其门级描述的底层，也就是在晶体管开关的描述方面比VHDL有强得多的功能，所以即使是VHDL的设计环境，在底层往往上也是由Verilog HDL描述的器件库所支持的。Cadence开发了Verilog HDL和SDF，其领导开发的ASIC的库元素的Verilog HDL模型高效、仿真速度快；工具厂商在开发ASIC库元素的高效VHDL模型上速度较慢。 Verilog的应用方面 1 ASIC 和FPGA设计师可用它来编写可综合的代码。2 描述系统的结构，做高层次的仿真。3 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。4 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。设计数字系统的基本方法 传统的：线路图，现代的：硬件描述语言怎样设计如此复杂的系统？ 传统的设计方法：查用器件手册；选用合适的微处理器和电路芯片；设计面包板和线路板； 调试；定型；设计复杂的系统（几十万门以上）极其困难。 怎样设计如此复杂的系统？ 现代的设计方法：选用合适的EDA仿真工具；选用合适电路图输入和HDL编辑工具；-逐个编写可综合HDL模块；-逐个编写HDL测试模块逐个做Verilog HDL 电路逻辑访真；编写Verilog HDL总测试模块；做系统电路逻辑总仿真；选用合适的基本逻辑元件库和宏库；租用或购买必要的IP核；选用合适的综合器；进行综合得到门级电路结构；布局布线，得到时延文件；后仿真；定型，FPGA编码或ASIC投片 Verilog HDL设计复杂数字电路的优点 硬件描述语自身就是设计规格书。可以在设计初期发现错误。可以进行仿真。而且，仿真可以在电路系统不同的层次进行。可以直接作为逻辑综合的输入数据。设计的文档化。 Verilog HDL设计复杂数字电路的优点 Verilog HDL软核、固核和硬核的重用 软核：把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称之为“软核”(Soft Core)。把由软核构成的器件称为虚拟器件。软核和虚拟器件的重用就可大大缩短设计周期，加快复杂电路的设计。目前国际上有一个叫作虚拟接口联盟的组织（Virtual Socket Interface Alliance）来协调这方面的工作。 固核：把在某一种FPGA器件上实现的，经验证是正确的，总门数在5000门以上电路结构编码文件，称为“固核”。 Verilog HDL设计复杂数字电路的优点 硬核：把在某一种ASIC器件上实现的，经验证是正确的，总门数在5000门以上的电路结构掩膜，称为“硬核”。在逻辑设计阶段，软核具有最大的灵活性，它可以很容易地借助EDA综合工具与其它外部逻辑结合为一体。相比之下固核和硬核与其它外部逻辑结合为一体的灵活性要差得多，特别是电路实现工 艺技术改变时更是如此。 Verilog 设计方法：自顶向下(Top-Down)设计 Verilog HDL的学习 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果已经掌握C语言编程的基础，那么学习 Verilog HDL并不困难，只要对Verilog HDL某些语句的特殊方面着重理解