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verilog硬件描述语言课程设计 第 PAGE \* Arabic \* MERGEFORMAT 15 页 Verilog课程 设 计 题 目 函数发生器（方波和阶梯波） 学生姓名： 　 专 业： 班 级： 指导教师： 完成日期： 目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc263929586 1 、概述 1 HYPERLINK \l _Toc263929587 2、功能 2 HYPERLINK \l _Toc263929594 3设计方案（设计的技术方案、工作原理、设计框图） 3 HYPERLINK \l _Toc263929594 4设计与仿真 11 HYPERLINK \l _Toc263929587 5、结束语 14 HYPERLINK \l _Toc263929594 6附录 15 1.概述 （1）实验目的： 在基于QUARTUS2软件平台下，运用Verilog硬件描述语言来进行编写两种波形（方波和阶梯波）发生的程序，并结合DE2板与DVCC实验板上的D/A转换器在示波器显示出波形。初步了解Verilog的编程及DE2板的应用，加强对其的实际应用操作能力。 （2）实验要求： 运用DE2上的DAC实现方波、阶梯信号发生器功能。方波频率、占空比可设置。阶梯波信号频率、幅度可调。 在完成基本要求的基础上，可进一步增加功能、提高性能。 2.功能 实验内容： 5 . 利用简易函数发生器 基本要求：运用DE2上的DAC实现方波、阶梯信号发生器功能。方波频率、占空比可设置。阶梯波信号频率、幅度可调。 在完成基本要求的基础上，可进一步增加功能、提高性能。 3设计方案 （1）设计流程图 时钟信号累加器 时钟信号累加器 设置时钟信号f_clk 设置频率控制字p 利用存储器存储32个采样点：16个梯形波采样点，16个方波采样点 设置选择端口choose 16个阶梯波采样点0~15 16个方波采样点16~31 Choose=0 Choose=1 送至输出端口data输出 程序结束 （2）波形产生的基本原理 先利用时钟信号f_clk产生一个工作频率,输入的频率字保存在频率寄存器中,经Ｎ位相位累加器,累加一次,相位步进增加,经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形。 利用存储器，先把定点值存入存储器中，再通过choose选择所需要的那段地址的值，在通过data读出值。 最后利用波形仿真，通过转换把数字量转换为波形图。 （3）产生波形频率可调的方法 采用设置频率控制字的方法，设置一个输入端口【5:0】q，并且下载时将其绑定在6个控制开关上，可以实现频率的调整，采用2进制，q的值就是频率的缩小（扩大）倍数。 （4）源程序 module sq(f_clk,p,choose,data);//端口设定 input [5:0] p; //频率控制字 input choose; //波形选择 input f_clk; //内置晶振 output [7:0] data; wire [7:0]data; reg [5:0] addr,address; reg [5:0] i; reg f_out; initial begin i=0; addr=0; f_out=0; end always @(posedge f_clk) //利用计数器实现任意分频 begin if(i==p) //设定频率控制字p begin i=0; f_out=~f_out; end else i=i+1; end function [7:0] romout; //ROM的设定 input[5:0] address; case(address) //各波形初值的预装入 0 : romout = 255; //阶梯波初值 1 : romout = 255; 2 : romout = 255; 3 : romout = 255; 4 : romout = 128; 5 : romout = 128; 6 : romout = 128; 7 : romout = 128; 8 : romout = 64;