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用verilog-HDL设计的4位频率计.doc

发布:2020-06-07约5.31千字共9页下载文档
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简单4位数字频率计设计 设计要求 (1)、利用Verilog HDL语言行为描述方法,设计一个简单的4位数字频率计; (2)、要求输入标准时钟信号频率为1MHz,系统可计数频率范围为1Hz~9999Hz; (3)、系统具有复位信号,且当计数频率发生溢出时能够给出指示信号,计数的频率通过4个共阴数码管进行显示(动态扫描显示)。 系统结构框图 根据设计要求,输入系统的标准时钟信号要先经过分频后得到一个周期为2s占空比50%的信号,用来对输入信号采样,得到采样信号GATED_CLK;为了能够控制计数模块对采样的信号进行正常计数及保存计数后的频率,这要求,要在计数器刚好完成计数后立即将数据输出给显示部
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