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实验五1位全加器原理图输入设计.doc

发布:2017-05-27约1.43千字共9页下载文档
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1位全加器原理图输入设计 设计思路: 步骤: 1.双击QuartusII 7.2 图标,启动QuartusII 7.2,并新建工程: 为本项设计的文件夹取名为fadder,路径为E:\EDA\fadder: 2.输入设计项目和存盘  原理图编辑输入流程如下: (1)Quartus II,选菜单File→New,在弹出的New对话框中选择Device Design Files页的原理图文件编辑输入项Block Diagram/Schematic File,按OK按钮后将打开原理图编辑窗口。 (2)在编辑窗口中的任何一个位置上右击鼠标,将出现快捷菜单,选择其中的输入元件项Insert→Symbol,于是将弹出下图所示的输入元件的对话框。 单击按钮“...”,找到基本元件库路径项,选中需要的元件,单击“打开”按钮,此元件即显示在窗口中,然后单击Symbol 窗口的OK按钮,即可将元件调入原理图编辑窗口中。或者直接在name栏输入元件名称,如“output”、“input”,“and2”等即可直接调出所需元件。 绘制好电路图后,选择菜单File→Save,选择刚才为自己的工程建立的目录E:\EDA\fadder,将已设计好的原理图文件取名为hadder.bdf,并将其设置为顶层文件右侧 Project Navigator→Files,右键选中hadder.bdf,set as top level entity。存盘在此文件夹内。 指定芯片 如图,选择,点击OK 如果没有错误将弹出: 时序仿真:为了测试设计项目的正确性,要进行时序仿真或者功能仿真。选择File—New—Other Files—Vector Waveform File新建波形文件。 打开波形编辑窗口,并准备输入信号节点: 使用Ctrl+鼠标滚轮即可调整大小。 选择Edit—End Time,设定适当仿真时间宽度,以便有足够长的观察时间。如下图所示: 为输入信号设定测试电平,如图利用必要的功能键为输入信号设定测试点评,以便仿真后能测试输出信号的正确性。 将设定好的波形文件用默认文件名save存盘后,可以直接使用进行时序仿真,或者选择tools—Simulator Tool进行功能仿真,生成网表后,运行并且得到波形报告。 由此检验设计的正确性。 将设计项目设置成可调用的元件   待查验了半加器的设计正确之后,为了构成全加器的顶层设计,必须将以上设计的半加器hadder.bdf设置成可调用的元件。方法下图所示,在打开半加器原理图文件hadder.bdf的情况下,选择菜单File→Create/Update→ Symbol Files for Current File项,即可将当前文件hadder.bdf变成一个元件符号存盘,以待在高层次设计中调用。 设计全加器顶层文件   为了建立全加器的顶层文件,必须再打开一个原理图编辑窗口,方法同前,即再次行径菜单File→New→Block Diagram/Schematic File。   在新打开的原理图编辑窗口双击鼠标,在弹出的图中选择hadder.bdf 元件,调出元件,并按照图连接好全加器电路图,以fadder.bdf为名将此全加器设计存在同一路径的文件夹中。 将设计项目设置成工程和时序仿真 将顶层文件fadder.bdf设置为工程并且编译,全加器的时序仿真波形见下图。
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