第4章 原理图输入设计方法演示课件.ppt

(2) 输入信号节点 从SNF文件中输入设计文件的信号节点 NODE ENTER NODE FROM SNF 点击“LIST” SNF文件中 的信号节点 选取 OK 精选编制 （3）在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) OPTION SNAP TO GRID 精选编制 (4) 设定仿真时间。 FILE END TIME 60us 精选编制 (5) 编辑输入信号波形 用鼠标拖拉选定区域，再用工具条设高低电平 放大/缩小 0/1 任意/高阻 时钟信号 精选编制 (6) 波形文件存盘。 精选编制 (7) 运行仿真器。 精选编制 第4章 原理图输入设计方法 精选编制 4.1 MAX+plusII原理图输入功能 1、支持多层次设计 2、可时序仿真（0.1ns），能发现可能的竞争冒险现象 3、能将设计中所有电路和测试文件存储入档 4、可编程下载，进行硬件验证 注：除原理图输入，其他流程与文本输入（VHDL）相同 优点：设计者不需具备编程技术、硬件语言，只要会画原理图即可入门。 精选编制 4.2 MAX+plusII元件库 基本逻辑元件库PRIM： 宏功能元件MF： 与非门、非门、D触发器等 74系列器件 LPM： 兆功能块（类似IP核） 精选编制 本章通过1位全加器的设计介绍： 4.3 1位全加器设计 原理图输入的设计步骤、 元件库的调用、 原理图的设计方法、 多层次设计方法/元件的包装与调用 精选编制 1位全加器的含义： A+B+CY=SO…CO 如：1+1+1=1…1 方法1：直接列出真值表，用卡诺图化简得到逻辑表达式，从而画出电路图。 A B C SO CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 SO=ABC+ABC+ABC+ABC CO=BC+AB+AC 精选编制 1位半加器电路构成：A+B=SO+CO 输入 输出 A B SO CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 方法2：设计1位半加器，再组合成需要的全加器 SO=AB+AB CO=AB 目的：了解多层次的设计方法 精选编制 原理图设计步骤 步骤1：在WINDOWS下为本项工程设计建立文件夹。如E:\MY_PRJ 注意： 文件夹名不能用中文，且不可带空格。 此文件夹将被EDA默认为工作库work library 步骤2：启动Max plus II 精选编制 步骤3：输入设计项目和存盘 选择原理图 编辑器 1、新建一个设计文件 FILE/NEW 精选编制 2、调入元件 在空白处 点击鼠标右键 在空白处点击鼠标右键， 弹出窗口中选择 “Enter Symbol” 精选编制 PRIM基本硬件库 MF宏功能库 LPM库 选择元件库 也可在这里输入元 件名，如2输入与门 AND2，输出引脚： OUTPUT等 库中的元件 自动显示 精选编制 将所需元件全部调入原理图编辑窗 非门： NOT 2输入与门： AND2 同或门： XNOR 输入引脚： INPUT 输出引脚： OUTPUT 精选编制 3、连接原理图 将调进来的元件连接成半加器 精选编制 连线工具： （连 接/断开、拖拉元件连线是否保持连接） 箭头（选取） A（输入文字） 折线 直线 曲线 圆 放大 缩小 全图 橡皮筋功能 精选编制 技巧 删除连线/元件：点击或用箭头或拖拉选中， 再按DELETE键 给I/O脚改名：双击PIN NAME/改名 精选编制 将连接好的原理图存盘 点击保存 注意，要存在 自己建立的 文件夹中 文件名取为： h_adder.gdf 精选编制 步骤4：将设计项目设置成工程文件(PROJECT) FILE PROJECT 将工程设置成 当前的文件 如果文件没打开 或不是最顶层， 应用NAME 注意指向的路 径、文件改变了 精选编制 步骤5：选择目标器件并编译 ASSIGN DEVICE 选择器件系列： ACEX1K系列 根据实验箱上的 元件型号选择， 选EP1K30TC144-3 注意，要消去Show only Fastest Speed Grades的勾，使所 有速度级别的器件 都能显示出来 精选编制 步骤6：编译compiler MAX+plus II 选择编译器 编译窗 编译START前消去quartus fit项 精选编制 消去Quartus适配操作 Fitter Settings 消去这里的勾 Processing 精选编制 按编译