第十二章隔离方案.ppt

引言 隔离是集成电路设计和生产中必须解决的问题。因为半导体集成电路是在同一块半导体硅片上，通过平面工艺技术制造许多元件和器件（如电阻、电容、二极管、三极管等），并按需要将它们连接在一起，形成具有一定功能的电路。这些元件和器件所处的电位不同，相互之间必须绝缘隔离，否则半导体本身的电导将这些元件相互连通，就不可能在一个单晶片上制作集成电路。为此，必须设法使它们在电性能方面隔离开来，这就是隔离工艺所要达到的目的。 (9)研磨单晶 多晶磨平后,反过来再以多晶面为基准磨单晶(磨去约200微米)直到显示出隔离槽图形,然后进行抛光,到隔离槽有一定宽度为止.这时,各个n型隔离岛也就形成.介质隔离的研磨对基准面要求很严格,因而对原始n型单晶面研磨的要求也很高,要求硅片两面平行,否则研磨中不易确定基准面. 下图就是因为原始单晶片两面不平行,使得隔离图形显示不均匀. 2.二氧化硅介质隔离的优缺点 优点 (1)寄生电容小。例如1微米厚的二氧化硅,其两侧硅层之间的电容每平方微米仅 ,比pn结隔离单位面积的寄生电容小一个数量级。 (2)击穿电压高、漏电流小。击穿电压与二氧化硅的厚度和质量有关，一般可从几十伏到几百伏。二氧化硅的电阻率约 ，因此漏电流小（微微安数量级）。 （3）容易制造互补电路。在pn结隔离中研制互补电路比较困难，为了提高npn晶体管的性能，常需掺金，而掺金对于pnp管的性能不利。在介质隔离中，二氧化硅具有阻止金扩散的掩蔽作用，所以，可采取选择扩散法，制造出互补的晶体管。 （4）抗辐射的能力强。 辐射能在pn结上产生光电流，当光电流足够大时，能使隔离结本身参与晶体管工作。而用介质隔离，则可避免这种现象。 缺点 （1）n型单晶层厚度和均匀性不易精确控制。例如对尺寸小的晶体管，单晶层厚，容易使集电极串联电阻增大；单晶层太薄，又可能因晶体管与重掺杂区相连，使击穿电压下降和特性变坏。为了得到电路的最佳性能和较高的成品率，必须把单晶厚度控制在比较小的公差范围内，因此要求原始单晶片两面平行，而且在研磨过程中精确控 制。这就增加了研磨难度，工艺控制很困难。 （2）工艺复杂，成本高，不易于大量生产。 （3）浪费半导体材料，原始单晶片有95%以上都磨掉了。 （4）芯片占用面积大。由于刻槽腐蚀时的深度与宽度比约为1:2，这样隔离槽占去了很大的面积，影响了集成度，难用于大规模集成电路。 由于这些缺点限制了二氧化硅介质隔离的广泛应用，目前只有当pn结性能达不到要求时，才采用介质隔离。近来，介质隔离工艺有了新的突破，即所谓V型槽介质隔离。 二、V型槽介质隔离 在二氧化硅介质隔离工艺中，采用硝酸-氢氟酸混合液进行刻槽，由于在该溶液中的腐蚀速率是各向同性的，造成槽宽几乎等于槽深的两倍的结果，因此硅片的利用面积大大减少。另外，由于隔离槽的尺寸依赖于腐蚀剂的温度、腐蚀时间等因素，因此不能精确控制隔离槽的尺寸，造成成品率下降。若采用硅的各向异性腐蚀，进行V型刻槽便可克服上述弊病。 在KOH溶液（KOH23.4%，正丙醇13.3%，H2O63.3%，温度80-82度）中100取向的硅要比111取向的硅腐蚀速率快30-40倍，取100单晶作为衬底，由于垂直方向的腐蚀速度比横向快得多，结果形成一个V形的隔离槽，腐蚀的垂直深度为h与表面槽宽w的关系 h=(w/2)tg54.7° * * 工艺流程 随着集成电路的发展，隔离工艺不但成为提高集成度的关键，而且还直接影响电路的性能，因此隔离工艺的改进，成为半导体集成技术的重要课题之一，它基本上可分为三类：（1）pn结隔离。（2）介质隔离。（3）pn结-介质混合隔离。下面作一些简单的介绍。 12-1 pn结隔离 一、pn结隔离的原理 pn结隔离是集成电路生产中比较常用的方法，特别是在一些无特殊要求的小规模集成电路中。它是利用pn结反向偏置时呈高电阻性，来达到各元件互相绝缘隔离的目的。实现隔离有多种方法，但用得最多的还是一次外延、二次扩散pn结隔离工艺，简称标准pn结隔离或pn结隔离。 1.基本原理 由图上看出两个n区被两个背靠背的二极管隔离开。 2.工艺中的几个问题 pn结隔离工艺流程如下图所示 （1） 衬底材料的选择 为了实现pn结隔离，衬底材料必须选用p型单晶，以便和n型外延层之间形成pn结。这一pn结击穿电压的大小主要取决于衬底电阻率的高低。从提高击穿电压和减小隔离结寄生电容考虑，衬底的电阻率高一点好。但选得过高，在长时间的隔离扩散中，会增加外延层向衬底的推移，使隔离时间加长。同时高阻的单晶较贵，因此电阻率不能取得太高，在一般电路中为8到13欧姆厘米。为了得到平坦均匀的扩散结面，还应选用＜111＞ 晶向的硅单晶。厚度