文档详情

1.2.1 数制.pdf-丁磊-人民邮电出版社

发布：2021-04-30约字共页下载文档

文本预览下载声明

第1章数字逻辑基础5位的时间内以低电平发送；信号“1”在前半个位时间内以高电平发送，在剩余位时间内以低电平发送。图1-5所示为归零编码示意图。归零编码自带了同步信号，但当出现长串“0”时，将丢失同步信号。图1-5归零编码示意图4．曼彻斯特编

显示全部

相似文档

习题.pdf-丁磊-人民邮电出版社 第6章基于EDA的组合电路设计、综合及验证225在此通过几种方法的对比，目的是让读者了解可视化设计方法的操作，并且认识到数字系统设计具有很强的灵活性，可以通过多
2021-04-26 约字页立即下载
习题.pdf-丁磊-人民邮电出版社 172数字逻辑与EDA设计94.9良好的编程风格具体内容可扫描二维码查看。习题一、选择题（1）VerilogHDL是在（）年正式推出的。A）1983B）198
2021-04-29 约字页立即下载
4.4.3 操作符.pdf-丁磊-人民邮电出版社 第4章硬件描述语言VerilogHDL151参数值也可以在编译时被改变，可用defparam重新定义参数。（2）参数与宏定义（`define）。就这么看参数与宏
2021-04-26 约字页立即下载
习题.pdf-丁磊-人民邮电出版社 128数字逻辑与EDA设计95．时钟偏差实际上，即使是同步时序电路，每个寄存器的时钟脉冲到达时间总是有所不同的。不同寄存器时钟脉冲边沿到达的时间差称为时钟偏差（clockskew）。时钟偏差的出现原因与时钟到各个寄存器之间的连线长度不同有关
2021-04-27 约字页立即下载
3.4.2 计数器.pdf-丁磊-人民邮电出版社 第3章时序逻辑电路1056位D触发器；74HC1754位D触发器。（2）移位寄存器。常用的型号有：74HC1648位移位寄存器（串行输入，并行输出）；74HC1
2021-04-27 约字页立即下载
3.4.1 寄存器.pdf-丁磊-人民邮电出版社 第3章时序逻辑电路101表3-13例3-2状态表时钟现态次态输出ClkQ1nQ0n1Q1n+1Q0n+Y0Y1Y2Y30110010011000001（4）画状态图及时序图。假设电路的初始状态为00，
2021-04-25 约字页立即下载
3.2.1 锁存器.pdf-丁磊-人民邮电出版社 86数字逻辑与EDA设计9图3-2状态图示例图3-3状态编码后的状态图示例4．时序图时序电路中的时序图可反映出在时钟脉冲序列及输入信号的作用下，电路状态及输出信号随时间变化的波形。3.1.3时序电路的分类1．按触发器的时钟脉冲控制方式分类（
2021-04-29 约字页立即下载
1.3.1 逻辑代数.pdf-丁磊-人民邮电出版社 第1章数字逻辑基础13【例1-7】用8421BCD码对十进制数407.81进行编码。解按8421BCD码编码规则对十进制数中的每个数符进行编码，得到407.86=(0100000001118421BCD5．ASCII码前
2021-04-26 约字页立即下载
经典篇.pdf-丁磊-人民邮电出版社 ●将数字逻辑与EDA设计两部分内容进行融合，符合数字系统设计的主流研究方向●采用二维码的形式提供丰富的扩展阅读材料，循序渐进地配套了大量实验题●
2021-04-25 约字页立即下载
习题.pdf-丁磊-人民邮电出版社 第1章数字逻辑基础41有关74HC32芯片的信息请扫描二维码阅读由芯片生产厂家提供的资料。6）74HC862输入异或门74HC86芯片的管脚图与逻辑图如图1-4
2021-04-28 约字页立即下载
2.3.4 数值比较器.pdf-丁磊-人民邮电出版社 第2章组合逻辑电路61图2-25用74HC153构造8选1数据选择器（1）当选择输入端S2S1S0的输入信号为000～011时，由于S2=0，第1个4选1数据选择器工作，其输出端1Y输出I0～I3中的信号，此时第2个4选1数据选择器被禁止，
2021-04-29 约字页立即下载
8.5.2 基于Verilog HDL 的时序逻辑综合实验.pdf-丁磊-人民邮电出版社 300数字逻辑与EDA设计9（2）了解利用EDA工具中的图形化设计界面进行综合设计。（3）了解芯片烧录的流程及步骤。（4）掌握分析问题、解决问题的综合能力，通过EDA工具设计出能解决实际问题的电路。二、实验环
2021-04-28 约字页立即下载
8.4.3 时序逻辑电路.pdf-丁磊-人民邮电出版社 第8章实验291五、实验报告要求（1）提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511的模块代码、测试平台代码、综合前仿真结果（即
2021-04-28 约字页立即下载
8.2.3 组合逻辑电路.pdf-丁磊-人民邮电出版社 第8章实验2758.2.3组合逻辑电路一、实验目的（1）了解和掌握编码器的工作原理，并测试其逻辑单元。（2）了解和掌握译码器的工作原理，并测试其逻辑功能。（3）
2021-04-27 约字页立即下载
8.3.2 时序逻辑综合实验.pdf-丁磊-人民邮电出版社 第8章实验283表8-20译码器扩展实验结果记录表74HC138使能输入74HC138数据输入74HC138译码输出E1E2E3A2A1A0Y0Y1Y2Y3数码管显示数字的位置（1～4）1XXXXXX1XXXXXX0XXX001000001
2021-04-27 约字页立即下载