逻辑电路及verilog HDL简介.pptx

天道酬勤;目录;算术运算和逻辑运算;算术运算—加法;2.1 基本逻辑门和常用逻辑门;逻辑与（乘）运算;（2）逻辑或（加）运算;逻辑或（加）运算;逻辑运算—或;（3）逻辑非运算;基本逻辑门 ;2.复合逻辑运算 ;（1） 与非门 ;（2） 或非门 ;（3） 异或门 ;（4） 同或门 ;复合逻辑运算 ;;二. 基本定律;（20）;三、德 ? 摩根定理(反演律）;用真值表证明摩根定理成立;逻辑代数的基本公式;（24）;卡诺图表述方式 ;找出那些使函数值为1的变量取值组合，变量值为1的写成原变量，为0的写成反变量，这样对应于使函数值为1的每一个组合就可以写出一个乘积项，把这些乘积项加起来，可以得到函数的原函数的标准与或式。 把函数值为0的对应乘积项相加，则得反函数。;;（2）由函数式写真值表;6. 逻辑代数化简法;;;最小项卡诺图的画法 ①画正方形或矩形，图形中分割出2n个小方格，n为变量的个数，每个最小项对应一个小方格。 ②变量取值按循环码排列（Gray Code），其特点是相邻两个编码只有一位状态不同。 变量卡诺图形象地表达了变量各个最小项之间在逻辑上的相邻性。;说明：;三变量卡诺图逻辑相邻举例;四变量卡诺图逻辑相邻举例;由真值表填卡诺图;（37）;（38）;（39）;（40）;（41）;（42）;（43）;（44）;（45）;（46）;;2014/9/19;2014/9/19;2014/9/19;（51）;54;QuartusⅡ简介 ;;;原理图输入法逻辑电路设计 ;设计流程 ;;进入原理图编辑器;;原理图设计方法 ;电路原理图编辑输入 ;电路原理图编辑输入 ;2.3.3 创建工程 ;创建工程 ;创建工程 ;创建工程 ;创建工程 ;2.3.5 编译前设置 ;2.3.6 全程编译 ;编译结果的报告;2.3.7 时序仿真测试电路功能 ;使用波形编辑器绘制测试向量波形;时序仿真测试电路功能 ;（4）将工程top的端口信号名选入波形编辑器中;（5）编辑输入波形（输入激励信号） ;（6）仿真器参数设置;（7）启动仿真器。 ;（8）观察分析仿真结果。 ;2.4 三种风格的Verilog HDL描述 ?;Verilog HDL Styles;Verilog HDL Synthesis and Simulation Tools There are many tools (free or not) I am using 2 free tools On Windows: Quartus II Web Edition A CPLD/FPGA design tool by Altera On Linux: Icarus Verilog Support transistor level design Also for Windows;2.4.1 Verilog HDL基础知识;;例2：根据逻辑表达式建模;例3： 根据电路行为建模;;1. 模块声明;2. 端口（Port）定义;3. 数据类型和信号类型的声明;4. 逻辑功能定义;（2） 调用内置元件（元件例化）描述电路结构;（3） 用 “always”过程块描述电路的逻辑功能;小 结 ●Verilog HDL程序是由模块构成的 ● 模块是可以进行层次嵌套的 ●上层模块可以通过模块调用构成更大的逻辑系统 ●Verilog 模块分为逻辑综合模块和逻辑模拟模块 ●每个模块由模块声明、端口定义、数据类型说明、逻辑功 能定义四部分构成 ●Verilog HDL程序的书写格式自由，一行可写多个语句，一 个语句也可分写多行。 ●除endmodule外，每个语句和数据定义的最后必须有分号 ●可用/*…*/和//…进行多行、单行注释（绿色），增强程序的可读性;二. Verilog HDL中的数字（数值）常量; ± size ′ base_format number ;例： 659 //简单的十进制表示 ′h 837FF /*省缺位宽的十六进制数，位宽大于实际位数，数值高位是 0或1，高位补0；数值高位是 x 或 z ，高位补 x 或 z 。*/ ′o 7460 //省缺位宽的八进制数 4AF //非法的整数表示，十六进制需要 ′h b001 //非法的整数表示，不能省略 ′ 4′b0010 //四位的二进制数 5′D3 //五位的十进制数 8 ′b0100_1010 //使用下划线增加可