《ISE调用Modelsim_SE_6.5仿真的若干问题及其解决方法》.pdf

Xilinx ISE10.x 调用ModelsimSE6.5仿真的若干问题及其解决方法 因为手上有一块Xilinx 的Spartan--3E开发板，前些日子陆陆续续学习了ISE 的一般工 程开发，熟悉了XilinxISE 10.x的软件操作和开发板的使用。近来没有事情，于是乎，又把 那开发板拿出来把弄把弄，开始学习Xilinx的FPGA的DSP开发设计。在这里先介绍一下 XlinxFPGA的DSP设计工具和设计流程。 近年来，随着多媒体技术和无线通信技术的迅猛发展，信息技术领域对DSP应用的需 求不断增长，传统的DSP处理器（现在用得最多的当属IT 的DSP，种类多，功能强大，软 件技术也很成熟）虽然时钟速率很高，当DSP 处理器在运行时按指令顺序执行，因而资源 利用率不高，数据的吞吐量较低，难以实现高速率，高复杂度的设计。而 FPGA拥有大量 可编程逻辑资源，比如专用的DSP块，乘法器、双端口RAM、LUT、寄存器和DCM等， 同时配合嵌入式处理器，像Altera 的NiosII核、Xilinx 的MicroBlaze和PowerPC405等处理 器软核或硬核，可以轻松实现高数据率的数字信号处理设计，而且性能原声与传统的 DSP 处理器，具有可裁剪，灵活性大等特点，正越来越被人们所重视。 使用FPGA进行DSP 算法设计时，传统方式下，设计者首先要进行浮点数的算法验证 和仿真，然后再将其转换为定点数程序；其次将定点数算法编写成HDL代码，通过反复的 功能仿真，后仿真验证程序的正确性，最终生成比特流。Xilinx 公司推出的系统建模工具 System Generator简化了整个DSP设计流程。设计者只需要根据设计要求咱Simulink下进行 系统建模，使用System Generator工具即可自动生成可执行比特流、测试文件等，去掉繁琐 的仿真、对比和验证过程。由于提供了适合硬件设计的数字信号处理（DSP）建模环境，加 速、简化了FPGA的DSP系统级硬件设计。 关于System Generator的下载和安装过程，我在此就不详细说明了，在google 上搜索 一下就能找到的。关于 System Gnenrator 的使用说明我在此向大家推荐一本很好的教材-- 《Xilinx ISEDesignsuite 10.xFPGA开发指南》（人民邮电出版社、田耕 胡彬 徐文波等著） 我是在学校图书馆借到的这本书，写得很详细，相当不错。我写这篇文章的之前做的实验也 是参考上面做的。下面我进入正题，具体介绍我在用SystemGenerator工具完成DSP设计后 使用Xilinx ISE 10.x 调用Modelsim SE 6.5 进行仿真验证时遇到的的若干问题及其解决方 法。 下图为我设计的用MatlabSimulink 工具设计DSP工程。 在用System Generator进行FPGA的DSP 模块设计是以下几点值得特别注意： ①设计的的FPGADSP 模块的全局输入和输出数据（也就是在非Xilinx 库提供的数据 源或者数据显示、测量终端，比如下面设计中的 Step 信号源和Scope 示波器等）必须经过 Xilinx 提供的GatewayIn 和GatewayOUT进行采样，进而得到FPGA内部能够处理的定点 数。 ②每个设计中至少要包含一个System Generator图标，因为它是联系MATLAB 设计与 Xilinx FPGA 硬件实现的主要桥梁，通过它可以实现FPGA实现属性的设置和修改，双击该 图标会出现如图-2所示的对话框。 ③由于在System Generator 中进行设计是需要对外部数据进行采样，所以设计中各个 GatewayIn 和GatewayOut 模块都有一个采样周期和采样后所得定点数精度的设置，另外在 整个系统也必须有一个系统采样设置，多数情况下就对应着FPGA实现设计是的全局时钟， 其设置在 图-2中的Simulink System Clock（sec）。这里需要特别注意，系统设置必须是整 个FPGA的最高时钟，而GatewayIn和GatewayOut模块的采样周期都必须是它的整数倍， 否则系统会报错，设计失败。 图-1 下图为System Generator的系统设置，请注意其中勾选了Create testbench 选项，这样在 点击Generator以后，系统才会自动生成勇于Modelsim仿真的测试文件，十分方便。