一种CMOS静态D锁存器的版图设计-兰州交通大学学报.PDF

28 4 Vol. 28 No. 4 2009 8 Journal of Lanzhou Jiaotong University Aug . 2009 : 100143 3(2009) * CM OS D 刘春娟, 李 旭 ( , 300 0) :集成电路版图设计是实现集成电路制造所必不可少的设计环节, 本文在正确 解 MOS 场效应晶体管的物 特性工作原 以及CMOS 逻辑电路结构基础之上, 逐级优化实现了由传输门构成的CMOS D 锁存器的逻辑电 路和晶体管级电路. 然后根据CMOS 工艺规则, 利用 Tanner Tool 软件进行了CMOS 2m N 阱的D 锁存器的版图 设计. 通过LVS 功能验证及延迟时间分析, 表明所设计的CMOS D 锁存器版图功能正确性能好时延小速度快. : CMOS; 锁存器; 版图; Tanner :T N43 : A 0 1 D D , , CMOS (T G) . . , D . . CM OS , , . [ 1] , , 1 . TG clk , , , T G clk clk. MOS clk , , CM OS q ; , MOS , . [ 2] . CM OS D , . [ 1] , D , Tanner Tool , CM OS D 22. 5 ns, , , 1 D , Fig. 1 Logical circuit of D latch . , Max + plus , 2 . , ; *: : ( 19 3) , ,, . 106 28 , , . . , , , , , : FOX+ Active = Surface. 2 Fig. 2 Simulation result of logic circuit 3) . NSelect . 2 CM OS D , N Sele