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硬件描述语言VHDL大总结报告.docx

发布:2018-03-03约2.85千字共9页下载文档
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VHDL大总结填空题两种标识符短、扩展4种基本数据类型常量、变量、信号、文件常量说明格式constant 常数名 : 数据类型:=表达式;三种数据变换方法?函数转换、常数转换、类型标记四种运算操作符?逻辑、关系、算术、并置如何启动进程?必须包含一个显示的敏感信号变量或者包含一个wait语句五种基本结构?库(library)、包集合(package)、实体(entity)、结构体(architecture)、配置(configuration)信号与变量代入?=:=列举可编程逻辑器件?PROMPLAPALCPLDFPGAEPROMEEPROMGAL数据类型整数、位、位矢量、符号、布尔量、时间、错误等级、标准逻辑四种端口模式?IN—OUT—INOUT—BUFFER三种子结构描述语句?BLOCK—PROCESS—SUBPROGRAMS结构体三种描述方式寄存器传输(RTL)--数据流、结构描述、行为描述标识符规则?不以数字靠头下划线不连续不与保留字重复下划线前后必须有英文字母或者数字最后一个不能使用下划线(连字符)扩展标识符\12@+\赋值?信号、变量可以多次赋值常量只能定义时赋值(进程内部,子函数内部)高阻、不定态?Z------------X进程位置?结构体内部变量位置?进程内部---包内部----子程序内部进程执行机制?敏感信号发生跳变优先级?if语句之间具有不同优先级时序电路的去驱动信号?时钟时序电路在何时发生变化?时钟信号的边沿两种状态机?moore-----f(现状)mealy-----f(现状,输入)什么有九值逻辑标准逻辑(STD_LOGIC)定义信号a,4位标准逻辑向量?SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0);定义变量b,整型,范围0 到9SIGNAL B: TNTEGER RANGE 0 TO 9;空操作?NULLCPLD与FPGA?基于乘积项技术—内带存储基于查找表技术—需要外部扩展存储,比如扩展EEPROMIF语句三种类型?门闩(shuan)控制二选一控制多选一控制常用库与包集合?LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;/=的功能?在条件判断时判断操作符两端不相等串行与并行?赋值语句—并行IF语句------串行判断题缺少库文件LIBRARY IEEE缺少包集合USE IEEE.STD_LOGIC_1164.ALL实体定义的分号问题port(aaa;bbb;ccc);或者port(aaa;bbb;ccc);带入语句问题信号---=变量---:=引号问题?字符---- 字符串---- 末尾分号问题END CASE;END PROCESS;PROCESS必须赶上敏感信号?包含WAIT ON语句可以不列出VHDL与C语言没差别?运行基础—CPU+RAM;逻辑、触发器组成的数字电路执行方式---串行;并行验证方式---变量值;时序逻辑关系进程之间传递用信号,非变量默认值数值型变量默认为0---------- 不要加引号(位变量)类型定义?type wr is (wr0, wr1, wr2);定义的是类型需要为该类型定义对象才可以赋值设计方法?传统------------自下至上VHDL----------自上至下层次设计?高层次可以调用低层次进程语句数量一个程序可以多个进程语句运算符优先级NOT乘法正负关系逻辑signalsel : integer?right进程内和进程外?原则上不一致,在没有敏感信号的前提下,可以认为一致定义实体至少包含一条port map?false时间效率?状态机比计数器更有效,更紧凑简答题名称映射与位置映射?名称:COM1 : U1 PORT MAP (A=N1,B=N2,C=N3);位置:PORT(A,B:IN BIT;C:OUT BIT);引用时:U2:AND2 PORT MAP(NSEL, D1,AB);调用库里面包含的元件的方法?COMPONENTPORT MAP信号与变量的区别?信号延时赋值,变量立即赋值=; :=信号在器件内部相当于连线,变量没有信号在结构体内定义,而变量在PROCESS中定义三种描述方式的区别?方式优点缺点适用场合结构化连接关系清晰,模块化清晰不易理解,繁琐电路层次化设计数据流(寄存器)布尔函数定义明白不易描述复杂电路小门数设计行为电路特性清晰明了综合效率相对较低大型复杂的电路模块设计条件带入语句与条件语句的区别?后者只能在进程内部使用带入语句必须有ELSE,而条件语句可以没有带入语句不能嵌套,而条件语句可以两种状态机的区别?简述CPLD与FPGA?
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