《数字电路与逻辑设计实验上》.docx

数字电路与逻辑设计实验（上）学院：信息与通信工程学院班级：学号：姓名：班内序号：日期：2015年05月31日 一、实验要求（1）实验目的1.熟悉用QuartusII原理图输入法进行电路设计和仿真；2.掌握QuartusII图形模块单元的生成与调用；3.熟悉用VHDL语言设计组合逻辑电路和时序电路的方法；4.熟悉用QuartusII文本输入法和图形输入法进行电路设计；5.熟悉不同的编码及其之间的转换；6.熟悉计数器、分频器的设计方法7.掌握VHDL语言的语法规范，掌握时序电路描述方法；8.掌握多个数码管动态扫描显示的原理及设计方法。9.熟悉实验板的使用。（2）实验所用仪器及元器件 1.计算机 2.直流稳压电源 3.数字系统与逻辑设计实验开发板（EPM1270T144C5）（3）实验内容QuartusII 原理图输入法设计与实现用 VHDL 设计与实现组合逻辑电路用 VHDL 设计与实现时序逻辑电路用 VHDL 设计与实现相关电路二、四次实验的具体内容实验一：实验内容：QuartusII 原理图输入法设计与实现1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信 号。3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验题目：第七章实验 1（1）、（2）、（3）必做，选做 VHDL 实现全加器实验设计的原理图、VHDL代码、仿真波形图：半加器：原理图：仿真波形图：仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。满足了实验要求。2. 全加器：原理图：仿真波形图：仿真波形图分析：根据仿真波形对比全加器真值表，可以确定电路实现了全加器的功能，满足了实验要求。3. 3线-8线译码器原理图：仿真波形图：仿真波形图分析：观察波形，可实现函数F，满足实验要求。实验二：实验内容：用 VHDL 设计与实现组合逻辑电路数码管译码器：用VHDL语言设计实现一个3线—8线译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。8421 码转余 3 码：用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。奇校验器：用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验题目：（1）数码管译码器（第七章实验 2（2））（2）8421 码转余 3 码（第七章实验 3（2））（3）奇校验器（第七章实验 4（2））；实验设计的原理图、VHDL代码、仿真波形图：数码管译码器：VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yimaqi IS PORT( a: IN STD_LOGIC_VECTOR(3 downto 0); b: OUT STD_LOGIC_VECTOR(6 downto 0); c: OUT STD_LOGIC_VECTOR(5 downto 0) );END yimaqi;ARCHITECTURE yimaqi_arch OF yimaqi ISBEGIN c=011111; PROCESS(a) BEGIN CASE a IS WHEN0000 = b=1111110;--0 WHEN0001 = b=0110000;--1 WHEN0010 = b=1101101;--2 WHEN0011 = b=1111001;--3 WHEN0100 = b=0110011;--4 WHEN0101 = b=1011011;--5 WHEN0110 = b=1011111;--6 WHEN0111 = b=1110000;--7 WHEN1000 = b=1111111;--8 WHEN1001 = b=1111011;--9 WHEN OTHERS= b=0000000; END CASE;