基于FPGA的多路数字抢答器的设计.doc

毕 业 论 文（设 计） 2013 届 通信工程 专业 班级 题 目 基于FPGA的多路数字抢答器的设计 姓 名 学号 指导教师 职称 二О一 三 年 五 月 日 内 容 摘 要本文主要介绍了以FPGA为基础的四路数字抢答器的设计，此次设计主要有个模块，依次为抢答模块、加减分模块、倒计时模块、蜂鸣器模块和数字显示模块。通过主持人的控制可以实现抢答，组号的显示，积分的显示，积分的重置。此次设计程序用Verilog语言来编写，并用Quartus II软件5.0版来进行仿真。本次设计采用FPGA来增强时序的灵活性，由于FPGA的IO端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器。 关 键 词四路抢答器、倒计时、仿真、显示 Based on FPGA multi-channel digital answering device designAuthor: Tutor: Abstract This paper describes an FPGA-based design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus sub-module, the countdown module, beep module and a digital display module. The control can be achieved through the host Responder starting group number display, integral reset and start the countdown module; through key players to carry flag changes, turn the buzzer and subtract points for entry into the module to prepare. The design process using Verilog language to write, the register variables to control operation of each module, and use the Quartus II software version 5.0 to be simulated. The design uses FPGA to enhance the flexibility of timing, because the FPGA I / O port is rich in resources, can be slightly modified on the basis of a lot of other features can be added Responder, so late plasticity is very strong, because the core is the FPGA chip , the external circuit is relatively simple, so easy to maintain, and low maintenance costs. Key words Verilog HDL,four Responder, countdown, simulation, showing目录 1 第二章 FPGA原理及相关开发工具软件的介绍 3 2.1 FPGA的简介..... 3 2.1.1 FPGA的发展与趋势......... 3 2.1.2 FPGA的工作原理及基本特点 4 2.1.3 FPGA的开发流程.. 5 2.1.4 FPGA的配置... 6 2.2 软件介绍............... 7 2.2.1 Verilog HDL的介绍 ....................7 2.2.2 Quartus II软件.................... 8 第三章 数字抢答器系统设计方案和主要模块 11 3.1 功能描述及设计架构...... 11 3.2 抢答器程序流程图以及各模块代码分析 13 3.2.1 抢答器程序结构及主程序流程图 13 3.2.2 初始化及抢答模块 14 3.2.3 加减分数模块 17 3.2.