D触发器和JK触发器.ppt

芜湖职业技术学院精品资源线下开放课程《FPGA应用技术》芜湖职业技术学院FPGA应用技术讲课教师：杨会伟芜湖职业技术学院第7章基本时序电路VerilogHDL设计基本时序电路设计方法D触发器和JK触发器锁存器与寄存器计数器芜湖职业技术学院7.2D触发器和JK触发器概念：触发器是具有记忆功能的单元电路，是时序逻辑电路的单元电路，单个触发器能够存储一位二进制信息。1、触发器的概念和特点特点：(1)具有两个稳定的状态，用来表示电路的两个逻辑状态；(2)在输入信号作用下，可以被置成“0”态或者“1”态；(3)当输入信号撤销后，所置成的状态能够保持不变。芜湖职业技术学院触发器根据逻辑功能不同，分为：RS触发器、JK触发器、D触发器、T触发器等。RS触发器是触发器的单元电路。RS触发器存在的不确定状态，为了避免这种情况发生，在RS触发器的基础上发展了几种不同逻辑功能的触发器，常用的有JK、D和T触发器。我们本节课主要学习下JK、D的Verilog语言实现。2、触发器的类型芜湖职业技术学院3、最简单的D触发器D触发器具有置“0”和置“1”功能，其逻辑功能为：在CP上升沿到来时，若D=1,则触发器置1；若D=0，则触发器置0，D触发器的特性方程为：(1)D触发器功能分析芜湖职业技术学院综合结果(2)Verilog语言实现基本D触发器芜湖职业技术学院带同步清0(rst低电平有效)、同步置1(set高电平有效)的D触发器moduleD_trigger(clk,set,rst,D,Q);inputclk,set,rst,D; outputQ; regQ;//寄存器定义 always@(posedgeclk)begin if(~rst)//同步清0，低有效begin Q=1b0; end elseif(set)//同步置1，高有效begin Q=1b1; end elsebegin Q=D; end endendmodule芜湖职业技术学院带异步清0(rst低电平有效)、异步置1(set高电平有效)的D触发器//带有异步清0、异步置1的D触发器模块描述moduleD_trigger(clk,set,rst,D,Q);inputclk,set,rst,D; outputQ; regQ;//寄存器定义 always@(posedgeclkornegedgerstorposedgeset)begin if(~rst)//异步清0，低有效begin Q=1b0; end elseif(set)//异步置1，低有效begin Q=1b1; end elsebegin Q=D; end endendmodule芜湖职业技术学院JK触发器的特性表4、JK触发器JK触发器是由RS触发器演变而来的，JK触发器的逻辑功能如下：(1)JK触发器功能分析芜湖职业技术学院JK触发器的逻辑功能分析：（1）J?=?0，K?=?0，Qn?+?1?=?Qn，输出保持原态不变。（2）J?=?1，K?=?0，Qn?+?1?=?1，触发器被置1态。（3）J?=?0，K?=?l，Qn?+?1?=?0，触发器被置0态输出。（4）J?=?1，K?=?1，每来一个CP，触发器状态就翻转一次。芜湖职业技术学院(2)Verilog语言实现modulejk_trigger(clk,j,k,q);inputclk,j,k;outputq;regq;always@(posedgeclk)//时钟上升沿到来时，判断jk的值begin case({j,k}) 2b00:q=q;//如果{j,k}=00，则触发器处于保持状态 2b01:q=1b0;//如果{j,k}=01，则触发器清零 2b10:q=1