数字逻辑电路第5章触发器-1-1.ppt

第5章 触发器 5.1 时序逻辑电路的结构和特点 5.2 触发器 5.1 时序逻辑电路的结构和特点 在第三章我们知道,所有的组合逻辑电路都有一个共同的特点:任一时刻电路的输出仅取决于当时电路的输入,与电路以前的输入和状态无关。在本章中,我们将要讨论另一种类型的逻辑电路——时序逻辑电路（简称时序电路）。在时序逻辑电路中,电路的输出不仅取决于当时电路的输入,还与以前电路的输入和状态有关,也就是说,时序逻辑电路具有记忆功能。 时序逻辑电路的结构框图如图5―1所示。由图中可以看出,一个时序逻辑电路通常由组合逻辑电路和存储电路两部分组成,其中,存储电路由触发器构成,是必不可少的。图中的Xi（i=1,…,m）是电路的输入信号；Yi（i=1,…,k）是电路的输出信号;Wi（i=1,…,p）是存储电路的输入信号（亦称驱动信号或激励信号）；Qi（i=1,…,r）是存储电路的输出信号（亦称时序电路的状态信号）。 按照存储电路中触发器状态变化的特点,时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中,所有触发器都受同一时钟信号控制,触发器的状态变化是同步进行的。在异步时序逻辑电路中,并非所有触发器都受同一时钟信号控制,因此触发器的状态变化不是同步进行的。 概述 一、用于记忆1位二进制信号 1. 有两个能自行保持的状态 2. 根据输入信号可以置成0或1 二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T） 5.2 触 发 器 触发器是时序逻辑电路中的基本单元电路,它具有两个稳定的状态,这两个状态分别称为0状态和1状态。只要外加信号不变,触发器的状态就不会发生变化,这就是它的存储功能。只有当外加信号变化时,触发器的状态才可能发生变化。 5.2.1 触发器的电路结构和动作特点 按照电路结构形式的不同,可以将触发器分为基本触发器、同步触发器、主从触发器和边沿触发器等。 1.基本RS触发器 基本RS触发器是各种触发器中结构最简单的一种,可用两个与非门或两个或非门通过交叉耦合构成。 由表5―1可以写出如下方程: 2.同步RS触发器 同步RS触发器是在基本RS触发器的基础上增加一个时钟控制端构成的,其目的是提高触发器的抗干扰能力,同时使多个触发器能够在一个控制信号的作用下同步工作。图5―6(a)是一个由与非门组成的同步RS触发器，图5―6(b)是它的逻辑符号。 2. 动作特点 在CLK=1的全部时间里，S和R的变化都将引起输出状态的变化。 无论是基本RS触发器还是同步RS触发器,R和S都要满足约束条件RS=0。为了避免R和S同时为1的情况出现,可以在R和S之间连接一个非门,使R和S互反。这样,除了时钟控制端之外,触发器只有一个输入信号,通常表示为D,这种触发器称为D触发器。 图5―8(a)是一个由与非门组成的同步D触发器;图5―8(b)是它的逻辑符号;表5―3是它的特性表。它的特性方程如下: Qn+1=D, CP=1 时 Qn+1 =Qn,CP=0 时 由表5―3可以看出:当CP=0时,无论输入是0还是1,触发器的状态都不会改变,次态等于现态。当CP=1时,0输入使触发器的次态为0,称为置0;1输入使触发器的次态为1,称为置1。可见,D触发器具有置0和置1两种逻辑功能。 在时钟控制信号整个有效电平期间,如果同步触发器输入信号发生多次变化,则触发器的状态也可能发生多次变化,因此，触发器容易受到这期间出现的干扰信号的影响。为了进一步提高抗干扰能力,在同步触发器的基础上设计出了主从结构的触发器。 3.时钟脉冲触发的触发器 主从触发器由两个时钟信号相反的同步触发器相连而成。图5―10(a)是一个主从RS触发器电路,图5―10(b)是它的逻辑符号。 当CP由1变为0时,从触发器的时钟控制信号从无效变为有效,在此时刻之前,Q1和 如果发生了变化,意味着从触发器的输入信号发生了变化。在从触发器的时钟控制信号变为有效时,触发器的输出将产生相应的变化。如果在主触发器的时钟控制信号有效期间（CP=1）,Q1和 端变化多次,则只有最后一次