实验8_樊浩然_全加器的设计分析实验报告.pdf

实验八——全加器的设计分析实验报告 姓名： 樊浩然 学号： 3130000924 专业：竺院求是科学班（计算机） 课程名称： 逻辑与计算机设计基础实验 同组学生姓名： 蒋若辰 实验时间： 2014-12-03 实验地点：紫金港东4-509 指导老师： 蒋方炎 一、实验目的和要求 1. 掌握一位全加器的工作原理和逻辑功能 2. 掌握串行进位加法器的工作原理和进位延迟 3. 掌握超前进位的工作原理 4. 掌握减法器的实现原理 5. 了解加法器在CPU 中的地位 6. 掌握FPGA 开发平台进行简单的I/O 数据交互 二、实验内容和原理 2.1 实验内容 1. 实现16 位加减器的调试仿真 2. 设计16 位计算器 2.2 实验原理 2.2.1 设计实现一位全加器 一位全加器即带有进位的一位加法器。 输入位：数据位 Ai 和 Bi ，低位进位输入Ci ；输出位：全加和 Si ，进位输出 Ci+1 图表1 一位全加器真值表 第1 页/共12 页 根据一位全加器输入输出关系，得到电路图 图表2 一位全加器的实现 2.2.2 多位串行进位加法器 多位全加器可由一位全加器将进位串接构成； 高位进位生成速度慢，位数越多时间越长 图表3 多位全加器的实现 2.2.3 多位串行进位全减器 用负数补码加法实现，减数当作负数求补码，共用加法器； 用 “异或”门控制求反，最低进位位加一 图表4 多位全减器的实现 2.2.4 超前进位加法器 超前进位加法器用当前输入直接产生进位输出； 当加法器位数较多时，进位输出函数式很长，电路很复杂，为了在速度和复杂性之间权 衡，可采用分组超前进位方式。16 位超前进位加法器可4 组4 位加法器，每4 位加法有一 个向上的进位输出。 输出进位通过二个门（与门、或门）即可得到 第2 页/共12 页 三、主要仪器设备 1. 装有ISE 的计算机系统 1 台 2. Spartan III 实验板 1 套 四、操作方法与实验步骤 4.1 代码结构 + top.v | pbdebounce.v |timer_1ms.v | display.v | display32bits.v | calculate_result.v |adder_16bits.v |adder_1bits.v 4.2 代码结构 4.2.1 1 位全加器 `timescale 1ns / 1ps /////////////////////////////////////////////////////////////////// // // Company: ZJU // Engineer: HAORAN FAN // // Create Date: 17:15:05 12/03/2014 // Module Name: adder_1bit // Project Name: Lab8 // /////////////////////////////////////////////////////////////////// // module adder_1bit(a, b, ci, s, co)