实验二：一位二进制全加器的设计.doc
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实验2：Quartus II的文本输入设计练习
——一位二进制全加器的设计
实验目的
学习Quartus II软件的基本使用方法；
学习EDA实验开发系统的基本使用方法；
了解VHDL程序的基本结构。
实验内容
设计并调试好一个1位二进制全加器，并用EL—EDA—V型EDA实验开发系统（拟采用的实验芯片的型号为EP1K100QC208 —3）进行系统仿真、硬件验证。设计1位二进制全加器结构体时要求采用结构描述、数据流描述和行为描述三种方式。附加内容：以1位二进制全加器为基本元件，用元件例化语句写出4位二进制全加器的顶层文件。
实验条件
（1）电脑。
（2）开发软件：Quartus II
（3）开发设备：EL — EDA—V型;
EDA实验开发系统。
（4）拟用芯片：ACEX1K;
EP1K100QC208-3。
实验设计
1）数据流描述
library IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity NO2 is
port
(
A,B,C : in STD_LOGIC;
S,CO : out STD_LOGIC
);
end NO2;
-- Use Clause(s) (optional)
architecture G of NO2 is
SIGNAL TEMP:STD_LOGIC;
begin
TEMP=A XOR B;
S = TEMP XOR C;
CO=(TEMP AND C)OR(A AND B);
end G;
2)行为描述
- LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity F_ ADDER is
port
( A,B,C :in STD_LOGIC;
S,CO :out STD_LOGIC）；
end F_ADDER;
ARCHITECTURE a OF F_ADDER_1 IS
SIGNAL SUM,A1,B1,C1:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
A1=’0’A;B1=’0’B;C1=’
SUM=SUM(0);
CO=SUM(1);
END a;
3）结构描述
顶层
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity F_ ADDER is
port
( A,B,C :in STD_LOGIC;
S,CO :out STD_LOGIC）；
end F_ADDER;
ARCHITECTURE a OF F_ADDER_1 IS
COMPINENT XOR_1
PORT (A1,B1: IN STD_KOGIC;
C1: OUT STD_LOGIC);
END COMPONENT;
COMPINENT NAND_2
PORT (A1,B1: IN STD_KOGIC;
C1: OUT STD_LOGIC);
END COMPONENT;
SIGNAL S1,S2,S3:STD_LOGIC;
BEGIN
U1:XOR_1 PORT MAR(A,B,S1);
U2:XOR_1 PORT MAR(S1,C,S);
U3:NAND_2 PORT MAR(A1=S1,B1=C,C1=S2);
U4:NAND_2 PORT MAR(A1=A,B1=B,C1=S3);
U5:NAND_2 PORT MAR(A1=S2,B1=S3,CO);
END a;
底层
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity XOR_1 is
port
( A1,B1 :in STD_LOGIC;
C1 :out STD_LOGIC）；
end XOR_1;
ARCHITECTURE b OF XOR_1 IS
BEGIN
C1=A1 XOR B1;
END b;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity NAND_2 is
port
( A1,B1 :in STD_LOGIC;
C1 :out STD_LOGIC）；
end NAND_2;
ARCHITECTURE c OF NAND_2 IS
BEGI
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