FPGA的数字频率计设计报告.pdf

电子技术综合试验实验报告 班级：测控一班 学号： 2907101002 姓名：李大帅 指导老师：李颖 基于 FPGA 的数字频率计设计报告 一、 系统整体设计 设计要求 : 1、被测输入信号：方波 2、测试频率范围为： 10Hz～ 100MHz 3、量程分为三档：第一档：闸门时间为 1S 时，最大读数为 999.999KHz 第二档：闸门时间为 0.1S 时，最大读数为 9999.99KHz 第三档：闸门时间为 0.01S 时，最大读数为 99999.9KHz。 4、显示工作方式： a、用六位 BCD七段数码管显示读数。 b 、采用记忆显示方法 c 、实现对高位无意义零的消隐。 系统设计原理 : 所谓“频率”，就是周期性信号在单位时间 (1 秒 ) 内变化的次数。 若在一定的时间间隔 T 内计数，计 得某周期性信号的重复变化次数为 N ，则该信号的频率可表达为： f = N / T . 基于这一原理我们可以使用单位时间内对被测信号进行计数的方法求得对该信号的频率测量 ,具体 实现过程简述如下 : 首先，将被测信号① (方波 )加到闸门的输入端。由一个高稳定的石英振荡器和一系 列数字分频器组成了时基信号发生器， 它输出时间基准 (或频率基准 )信号③去控制门控电路形成门控信 号④，门控信号的作用时间 T 是非常准确的 ( 由石英振荡器决定 )。门控信号控制闸门的开和闭，只有在 闸门开通的时间内，方波脉冲②才能通过闸门成为被计数的脉冲⑤由计数器计数。 闸门开通的时间称为闸门时间， 其长度等于门控信号作用时间 T 。比如， 时间基准信号的重复周期 为 1S，加到闸门的门控信号作用时间 T 亦准确地等于 1S，即闸门的开通时间 ——“闸门时间” 为 1S。在 这一段时间内，若计数器计得 N=100000 个数，根据公式 f = N / T ，那么被测频率就是 100000Hz。如果 计数式频率计的显示器单位为“ KHz”，则显示 100.000KHz，即小数点定位在第三位。不难设想，若将 闸门时间设为 T=0.1S，则计数值为 10000 ，这时，显示器的小数点只要根据闸门时间 T 的改变也随之自 动往右移动一位 (自动定位 )，那么，显示的结果为 100.00Khz。在计数式数字频率计中，通过选择不同 的闸门时间，可以改变频率计的测量范围和测量精度。 系统单元模块划分 : 1）分频器，将产生用于计数控制的时钟分别为 1HZ， 10HZ， 100HZ 脉冲和 1KHZ 的用于七段显示 数码管扫描显示的扫描信号。 2 ）闸门选择器，用于选择不同的闸门时间以及产生后续的小数点的显示位置。 3 ）门控电路，产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。 4 ）计数器，用于对输入的待测信号进行脉冲计数，计数输出。 5 ）锁存器，用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时 避免计数器清零信号对数据产生影响。