时序逻辑电路实验报告.doc
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时序逻辑实验
一、实验目的与实验要求
1、实验目的
本实验的目的是学习时序逻辑模块在数字系统中的综合应用与程序编写并且掌握实验平台的外部功能模块在数字系统设计中的应用。学习SRAM的使用，为设计复杂的数字电路，尤其是CPU设计奠定基础。
2、实验要求
在实验报告中提交系统级模块图、设计代码、仿真程序（部分模块）、仿真结果截图、实测验证结果照片。
其中，系统级模块设计图要求给出整个系统的数据输出信号，系统内各个子模块的输入输出信号和模块间的连接关系。
图1：系统级模块设计图
提交实验报告和每个实验的完整工程文件。
二、实验设备（环境）及要求
Xilinx Ego1实验平台。
OS：Win7 64位
Software：Vivado15.4开发工具
三、实验内容与步骤
1、实验1
（1）实验内容
在七段数码管上滚动显示学号：按照“4 实验步骤——在七段数码管上滚动显示学号” 完成本实验。以学例：
首先将学号中的数字被存储在一个32位的寄存器msgArray中；
4个数码管始终显示寄存器的低16位数据；
用频率为3Hz的时钟控制7段数码循环显示：在时钟的上升沿进行向左循环移动4位，并显示。注意：记得要把msgArray中的内容，即msgArray [3:0]的内容移到了msgArray [31:28]中。
复位时，寄存器恢复原始存储状态，7段数码管显示第一组4位字符（寄存器中的低16位），即4012；
下图显示了通过4个数码管滚动显示学号，初始时刻和经过3个周期以后的效果：
t(0)时刻 t(3)时刻
（2）主要步骤
新建工程，完成七段数码管的设计与板级验证
滚动七段数码管模块代码如下：
module clkDiv(
input clk100mhz,
output clk190hz,
output clk3hz
);
reg[25:0] count =0;
assign clk190hz = count[18];
assign clk3hz =count[25];
always@(posedge clk100mhz)
count= count+1;
endmodule
module GPU(
input clk3hz,
input clr,
output [15:0]dataBus
);
reg[31:0] msgArray;
parameter NUMBER = 32
assign dataBus = msgArray[31:16];
always@(posedge clk3hz or posedge clr)
if(!clr)
msgArray=NUMBER;
else begin
msgArray[3:0]= msgArray[31:28];
msgArray[31:4]= msgArray[27:0];
end
endmodule
module segMsg(
input clk190hz,
input [15:0] dataBus,
output reg [3:0] pos,
output reg [7:0] seg
);
reg [1:0] posC;
reg [3:0] dataP;
always @(posedge clk190hz)begin
case(posC)
0:begin
pos = 4b0001;
dataP = dataBus[3:0];
end
1:begin
pos =4b0010;
dataP= dataBus [7:4];
end
2:begin
pos =4b0100;
dataP= dataBus [11:8];
end
3:begin
pos =4b1000;
dataP= dataBus[15:12];
end
endcase
posC=posC + 1;
end
always @(dataP)
case(dataP)
0:seg
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