archivetemp第五章 时序逻辑电路.ppt

时钟边沿检测的三种方法 方法一: 上升沿：clock’ event and clock=‘1’ 下降沿：clock’ event and clock=‘0’; 注意：if clock’ event and clock=‘1’语句后面不存在else分支。当clock为std_logic类型时，也可以利用 if rising_edge(clk)或If falling_edge(clk)进行时钟边沿检测。 方法二： 利用WAIT语句启动进程，检测colck的上升沿。 方法三： 使用PROCESS语句和IF语句相结合实现。当colck发生跳变的时候启动PROCESS进程，而在执行IF语句时，满足clock=‘1’时才对Q进行赋值更新，所以相当于clock发生跳变且跳变为‘1’时，将D赋给Q，实际上就是D出发器的描述。 时序逻辑电路——触发器 带有Q非的D触发器 由下图可知，与D触发器相比，该触发器多了Qbar与低电平有效的异步复位信号 带有Q非的D触发器 带有Qbar的D触发器 D触发器 时序逻辑电路——触发器 带有Q非的D触发器应该如何描述？ ENTITY D_FF IS PORT(D,clock:IN std_logic; Q,Qbar:OUT std_logic;) END D_FF; ARCHIECHTURE behav OF D_FF IS BAGIN PROCESS(clock) IF rising_edge(clock) THEN Q= D; Qbar= NOT D; END IF; END PROCESS; END behav； 错误：在时钟上升沿下有两个赋值，这样就会引入两个D触发器而不是一个触发器。 时序逻辑电路——触发器 带有Q非的D触发器应该如何描述？ 正确描述一 (信号法) Architecture sig of D_FF is signal state: std_logic ; Begin process( clock, reset) begin if (reset=‘0’) then state=‘0’; else if rising_edge(clock) then state=D; end if; end process; Q=state; Qbar=not state ; End sig; 时序逻辑电路——触发器 带有Q非的D触发器应该如何描述？ 正确描述二(变量法) Architecture var of D_FF is Begin process(clock, reset) variable state: std_logic ; begin if (reset=‘0’) then state:=‘0’; elsif rising_edge(clock) then state:=D; end if; Q=state; Qbar=not state; end process; End var; 点评：当state定义为变量时，其有效范围在process内。因此，Q和Q非的赋值语句只能放在process里面。 时序逻辑电路——触发器 带有Q非的D触发器的仿真 信号法的仿真波形： 变量法的仿真波形： 时序逻辑电路——触发器 JK触发器 ?真值表: ?JK触发器: 时序逻辑电路——触发器 JK触发器的VHDL描述 Entity JK_FF is port ( J, K: in std_logic; clock,reset:in std_logic; Q, Qbar : out std_logic ); End JK_FF; Architecture behav of JK_FF is signal state : std_logic ; Begin process( clock, reset) is variable jk: std_logic_vector(1 downto 0); begin