CMOS锁相环相位噪声抑制技术研究与芯片实现.docx

CMOS锁相环相位噪声抑制技术研究与芯片实现

目录

内容综述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3

1.1研究背景与意义．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6

1.2相位噪声基本概念．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7

1.3锁相环技术发展概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8

1.4CMOS锁相环相位噪声抑制技术研究现状．．．．．．．．．．．．．．．．．．．．10

1.5本文主要研究内容与结构安排．．．．．．．．．．．．．．．．．．．．．．．．．．．．11

相位噪声机理分析与建模．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．12

2.1系统级相位噪声来源分析．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16

2.1.1量化噪声．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．17

2.1.2噪声闪烁（1/f）．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．18

2.1.3热噪声．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．20

2.1.4差分非线性(DNL)与积分非线性(INL)影响．．．．．．．．．．．．．．．．21

2.2关键模块相位噪声模型建立．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．22

2.2.1压控振荡器(VCO)相位噪声模型．．．．．．．．．．．．．．．．．．．．．．．．．27

2.2.2鉴相器(PD)相位噪声模型．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．28

2.2.3环路滤波器(LPF)相位噪声模型．．．．．．．．．．．．．．．．．．．．．．．．．30

2.3相位噪声对系统性能的影响．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．31

CMOS锁相环相位噪声抑制技术．．．．．．．．．．．．．．．．．．．．．．．．．．．．．32

3.1环路带宽优化技术．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．33

3.1.1带宽调整策略．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．35

3.1.2带宽整形技术．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．37

3.2压控振荡器(VCO)优化设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．38

3.2.1压控灵敏度改善．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．39

3.2.2振荡模式选择与对称性优化．．．．．．．．．．．．．．．．．．．．．．．．．．．．40

3.2.3能源效率提升方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．42

3.3鉴相器(PD)与环路滤波器(LPF)设计改进．．．．．．．．．．．．．．．．．．．45

3.3.1高性能鉴相器结构．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．46

3.3.2低噪声环路滤波器拓扑．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．47

3.4晶体振荡器(晶振)驱动与缓冲技术．．．．．．．．．．．．．．．．．．．．．．．．49

3.5电源噪声抑制技术．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．49

3.5.1电源滤波设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．53

3.5.2低压差线性稳压器(AMS)应用．．．．．．．．．．．．．．．．．．．．．．．．．．．54

3.6差分电路与共模抑制技术．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．56

3.7电路布局布线对相位噪声的影响与抑制．．．．．．．．．．．．．．．．．．．．57

基于改进技术的锁相环电路设计．．．．．．．．．．．．．．．．．．．．．．．．．．．58

4.1设计指标与约束条件．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．59

4.2核心模块电路设计实现．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．61

4.2.1低噪声VCO设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．66

4.2.2精密鉴相器设计．．．．．．．．．．．．．．．．