3-6译码器2电子课件.ppt

数字电路与逻辑设计第三章组合逻辑电路

3.2常用中规模集成组合逻辑电路

3.2.2译码器主讲人：黄丽亚图3.2.8(a)(3)译码器的逻辑扩展例：试用一片74139（双2－4线译码器）扩展成一个3－8线译码器，将输入的3位二进制代码A2A1A0译成8个独立的低电平信号Y0～Y7。图3.2.8(a)表3.2.53－8线译码器74138的功能表111110111011011111101110101010101010100??1E1E2A+E2B使能输入11110111100111011110111101111101010111111001111111101110111111100011111111???11111111???Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0输出输入例：试用两片3－8线译码器74138组成4－16线译码器，将输入的4位二进制代码A3A2A1A0译成16个独立的低电平信号Y0～Y15。解：①输出信号111片（2）工作译码0001111片（1）工作译码0000Y8～Y15Y0～Y7A2A1A0A3图3.2.9(b)由地址码切换控制，将各种输入数据分时地传递给不同的输出端，实现多路数据分配。（4）译码器实现数据分配器数据输入地址码输入数据分配器框图(5)译码器实现任意逻辑电路原理：译码器每个输出端分别与某一个最小项非（低电平译码）相对应。例1用74138实现函数F=AB+AC。解：F(A,B,C)=AB+AC=m4+m6+m7=m4+m6+m7=m4·m6·m7=Y4·Y6·Y7图3.2.11(a)解：F(A,B,C)=AB+AC=m4+m6+m7=Y4·Y6·Y7另，F(C,B,A)=AB+AC=m1+m3+m7=m1+m3+m7图3.2.11(a)图3.2.11(b)=Y1·Y3·Y7例2用74138设计一个多输出组合网络，它的输入为A、B、C三个变量，输出为下面三个函数。F3=A+B+CF2=A+CF1=AC+BC解：F1(A,B,C)=AC+BC=m1+m5+m7=m1·m5·m7F2(A,B,C)=A+C=m0+m2+m4+m5+m6+m7=m0+m2+m4+m5+m6+m7=m1+m3=m1·m3=Y1·Y3F3(A,B,C)=A+B+C图3.2.12F1(A,B,C)=AC+BC=m1+m5+m7=m1·m5·m7F2(A,B,C)=A+C=m0+m2+m4+m5+m6+m7=m1·m3=ABC=m0=Y02.二—十进制译码器图3.2.12(b)8421BCD码译码器7442余3BCD码译码器7443余3格雷BCD码译码器7444A3～A0：地址输入端；Y9～Y0：输出端。表3.2.7二—十进制译码器7442的功能表11