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西安交大数字电子技术课件第3章.ppt

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3 组合逻辑电路的分析和设计 3.1 组合逻辑电路 3.2 门级组合逻辑电路的分析与设计 3.3 中规模逻辑器件简介 3.4 编码器和译码器 3.4.3 编码器 3.5 多路选择器和多路分配器 3.6 加法器和比较器 3.7 基于MSI组合逻辑电路的分析 3.8 基于MSI组合逻辑电路的设计 3.9 组合逻辑电路中的竞争与冒险 3.10 VHLD描述组合逻辑电路 上页 下页 后退 模拟电子 b) 0险象 在输入信号变化前后,稳态的输出均为0,且在0的输出上出现一个正向窄脉冲(即输出为0?1?0)。这种险象称为静态0险象。 0险象(输出正脉冲) (B=C=0时) 3.9.2 险象的识别和消除方法 1. 险象的识别 (1) 代数法 首先,找出具有竞争能力的变量; 静态1险象(如X从1 ? 0) 静态0险象(如X从0 ?1) 然后逐次改变其它变量,若得到的表达式,为下列形式之一,则有险象存在。 [解] 由函数可看出变量A和C具有竞争能力,且有 [例1] 判断 是否存在冒险现象。 由上可看出,当B=C=1时将产生1险象。 [例2] 判断 的冒险情况。 A变量 C变量 由上可看出,当B=C=0和A=B=0 时将产生 0险象。 [解] 变量A、C具有竞争能力,冒险判别如下: (2) 卡诺图法 如果两卡诺圈相切,而相切处又未被其它卡诺圈包围,则可能发生冒险现象。 判断的方法: 图上两卡诺圈相切,当输入变量ABC由111变为110时,F从一个卡诺圈进入另一个卡诺圈,若把圈外函数值视为0,则函数值可能按1 - 0 - 1变化,从而出现毛刺。 如图所示 2. 险象的消除 (1) 修改逻辑设计(增加冗余项) 增加多余项BC即是在卡诺图上两卡诺圈相切处增加了一个BC圈。 式 F=AC+AB,在B=C=1时,F=A+A 将产生 “1” 险象。 若增加多余项BC,使 则当B=C=1 时,F恒为1, 所以消除了冒险。 (2) 引入选通脉冲 由于险象仅发生在输入信号变化的瞬间,因此在这段时间内先将门封住,待电路进入稳态后, 再加选通脉冲选取输出结果。即可消除现象。 利用选通法消除冒险 (3) 输出端接滤波电容 由于险象产生的尖峰脉冲一般都很窄,所以在输出端加一滤波电容CF,可有效地削弱尖峰脉冲幅度。 CF取值越大,滤波效果越好,但却会使正常输出信号前后沿变坏。故参数要选择合适,一般由实验确定。 (a) 未加滤波电容的输出 (b) 加滤波电容后的输出 加电容消除险象 加选通脉冲则是行之有效的方法。目前许多MSI器件都备有使能(选通控制)端, 为加选通信号消除毛刺提供了方便。 三种方法的特点: 增加冗余项适用范围有限; 加滤波电容是实验调试阶段常采取的应急措施; 3.10.1 VHLD描述常用组合逻辑电路 LIBRARY IEEE USE IEEE.std_logic_1164.all ENTITY decoder3_8 IS PORT (A2, A1, A0, STA, STB, STC: IN STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); 【例1】 3线-8线译码电路的VHDL程序 END decoder3_8; ARCHITECTURE rt1 OF decoder3_8 IS SIGNAL indate: STD_LOGIC_VECTOR(2 DOWNTO 0) ; BEGIN Indate = A2 A1 A0; PROCESS(indate ,STA , STB, STC) BEGIN IF(STA=‘1’ AND STB=‘0’ AND STC=‘0’) THEN CASE indate IS WHEN “000” =Y=; WHEN “001” =Y=; WHEN “010” =Y=; WHEN “011” =Y=; WHEN “100” =Y=; WHEN “101” =Y=; WHEN “110” =Y=“10
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