数字逻辑电路设计(第二版 鲍可进)精品.ppt

习题5 解法2： 习题5 18 作1010序列检测器的状态图、状态表。已知检测器的输入输出序列如下(序列可以重叠)。 输入： 0 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 输出： 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 解：状态图、状态表为： 习题5 21、试用JK触发器设计一个“101”序列检测器。该同步时序网络有一根输入线x，一根输出线Z。对应于每个连续输入序列“101”的最后一个1，输出Z=1，其它情况下Z=0。例如： x 0 1 0 1 0 1 1 0 1 Z 0 0 0 1 0 1 0 0 1 解：根据题意得状态图、状态表： （注意：序列允许重叠） 习题5 对状态表进行状态分配。令A、B、C分别为00、01、10。可得Y-Z矩阵如下： 根据Y-Z矩阵可以得到电路的次态方程和输出方程： 习题5 作如下变换并与触发器的次态方程比较得 ： 电路图略 习题5 25、LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT (clock,clear,count:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END counter; ARCHITECTURE one OF counter IS SIGNAL pre_q: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(clock,clear,count) BEGIN IF clear =1 THEN pre_q = pre_q-pre_q; ELSIF (clock =1 AND clockEVENT) THEN IF count =1 THEN pre_q = pre_q +1; END IF; END IF; END PROCESS; q = pre_q; END ONE; 功能：16进制计数器 信号作用： clock：时钟 clear：异步清零 count：计数控制 q：状态输出 习题5 25、 习题5 26（1）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT (clk,clr_1,ld_1,enp,ent: IN STD_LOGIC; d:IN std_logic_vector(3 DOWNTO 0); q:OUT std_logic_vector(3 DOWNTO 0); rco:OUT STD_LOGIC); END counter; ARCHITECTURE one OF counter IS SIGNAL iq: std_logic_vector(3 DOWNTO 0); BEGIN PROCESS(clk,ent,enp,iq) BEGIN IF clk EVENT AND clk =1 THEN IF clr_1 =1 THEN iq=(OTHERS=0); ELSIF ld_1=0 THEN iq=d; ELSIF (ent AND enp)= 1 AND (iq=9) THEN iq =( 0, 0, 0, 0); ELSIF (ent AND enp)= 1 THEN iq =iq+1; END IF; END IF; IF (iq =9) AND (ent=1) THEN rco=1; ELSE rco=0; END IF; END PROCESS; q=iq; END ONE; 习题5 功能：10进制计数器（类似74160） 习题5 26（2）：10进制计数器（74160），请与26（1）比较 26（3）状态图如下图，可见实现的是“101”序列检测 st