第3章-计算机系统结构[第五版]李学干.ppt

3.1 存储系统的基本要求和并行主存系统 3.2 中断系统  3.3 总线系统 3.4 输入/输出系统 3.5 本章小结;　　;3.1.2 并行主存系统　　图3 - 1是一个字长为W位的单体主存，一次可访问一个存储器字，所以主存最大频宽Bm=W/TM。 要想提高主存频宽Bm，使之与CPU速度相匹配，在同样的器件条件(即同样的TM)下，只有设法提高存储器的字长W。例如，改用图3 - 2的方式组成，这样，主存在一个存储周期内就可读出4个CPU字，相当于CPU从主存中获得信息的最大速率提高为原来的4倍，即Bm=W×4/TM。我们称这种主存为单体多字存储器。 ;图 3 - 1 单体单字存储器 ;图 3 - 2 单体多字(m=4)存储器;　　一个大容量的半导体主存往往是由许多容量较小、字长较短的存储器片子组搭而成的，每个存储片子都有其自己的地址译码、读/写驱动等外围电路。因此，可采用图3 - 3所示的多体单字交叉存储器。;图 3 - 3 多体单字(m=4)交叉存储器;　　CPU字在主存中可按模m交叉编址，根据应用特点，这种交叉又有低位交叉和高位交叉两种(将在7.1.2节多处理机硬件结构中介绍)。现以低位交叉为例。在单体多字方式中，m为一个主存字所包含的CPU字数，在多体单字方式中则为分体体数。以多体单字交叉为例，单体容量为l的m个分体，其Mj体的编址模式为m×i+j，其中，i=0，1，2，…，l-1，j=0，1，2，…，m-1。表3 - 1列出了图3 - 3中各分体的编址序列。 ;表 3 - 1 地址的模4低位交叉编址 ;　　各分体可以采用同时启动或如图3 - 4所示的分时启动方式工作。相对而言，分时启动方式所用的硬件较节省。 ;图 3 - 4 4个分体分时启动的时间关系;　　对有m个独立分体的主存系统，设处理机发出的是一串地址为A1，A2，…，Aq的访存申请队。显然，k是随机变量，最大可以为m，但由于会发生分体冲突，往往小于m。截取的这个长度为k的申请序列可以同时访问k个分体，因此，这个系统的效率取决于k的平均值。k越接近于m，效率就会越高。　　设P(k)表示申请序列长度为k的概率，其中k=1，2，…，m。k的平均值用B表示，则 ;　　它实际上就是每个主存周期所能访问到的平均字数，正比于主存实际频宽，只差一个常数比值TM/W。 P(k)与程序密切相关。 　　这样;经数学归纳法化简可得它是一个等比级数，因此 ;　　图3 - 5画出m为4、8、16时B与λ的关系曲线。不难看出，如果转移概率λ＞0.3，m=4，8, 16的B差别不大，即此时模m取值再大，对系统效率也不会带来多大的好处。而在λ＜0.1时，m值的大小对B的改进会有显著影响。 ;图 3 - 5 m个分体并行存取的B=f(λ)曲线;【例 3-1】 　　设访存申请队的转移概率λ为25%，比较在模32和模16的多体单字交叉存储器中，每个周期能访问到的平均字数。　　　每个存储周期能访问到的平均字数为;3.2.1 中断的分类和分级　　引起中断的各种事件称为中断源。 　　1. 中断的分类【例 3-2】 　　IBM 370系统就将中断分成机器校验、管理程序调用(访管)、程序性、外部、输入/输出和重新启动6类。  ;　　2. 中断的分级　　由于中断源相互独立而随机地发出中断请求，因此常常会同时发生多个中断请求。 ;3.2.2 中断的响应次序与处理次序　　中断的响应次序是在同时发生多个不同中断类的中断请求时，中断响应硬件中的排队器所决定的响应次序。 　　图3 - 6给出了一个中断响应硬件部分的原理简图。 ;图 3 - 6 中断响应硬件部分原理简图;【例 3-3】 　　假设某系统有4个中断级，相应地每一级中断处理程序的现行PSW中都有4位中断级屏蔽位。那么，要让各级中断处理次序和各级中断响应次序都一样，都是1→2→3→4，就只需按表3 - 2设置好各级中断处理程序现行程序状态字中的中断级屏蔽位即可。;表 3 - 2 中断级屏蔽位设置(中断处理次序和中断响应次序一 ;　　现假定运行用户程序的过程中先后出现了如图3 - 7所示的中断请求。执行用户程序时其现行PSW的中断级屏蔽位(放置于中断级屏蔽位寄存器中)均为“1”。 　　如果想把中断处理次序改为1→4→3→2，那么只需由操作系统将各中断级处理程序的中断级屏蔽位设置成如表3 - 3所示的值即可。 ;图 3 - 7 中断处理次序为1→2→3→4的例子;表 3 - 3 中断级屏蔽位设置(中断处理次序和 中断响应次序不一样) ;　　现按上述假设发出中断请求，则其程序运行过程如图3 - 8所示。　　可以看出，此时各级