【2017年整理】计算机组成_5存储系统.ppt

第5章存储系统(书中第3章);第1节存储器概述 第2节 RAM 第3节 ROM和 FLASH ROM ---附应用系统中的存储器设计(结合书中例子) 第4节 高速存储器 第5节 CACHE存储器 *第6节 虚拟存储器 ;第1节存储器概述;存储位元（存储1位信息存储单位）、存储单元、存储器;（3）按存储器的读写功能分(存储内容可变性) 　　只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。 　　随机读写存储器(RAM)：既能读出又能写入的半导体存储器。 ;二、存储的分级结构;DRAM, 硬盘与CPU 之间的速度差距愈来愈大：;寄存器;分层存储器系统之间的连接关系;三、主存的技术指标： 存储容量、存取时间、存储周期、存储器带宽 存储容量：存储单元总数 存取时间：从启动一次存储器操作到完成该操作所经历的时间。 存取周期：连续启动两次操作所需的最小间隔时间 存储器带宽：单位时间里存储器所存取的信息量，是衡量数据传输速率的重要指标。（Bit/s,Byte/s）;第2节 RAM;利用双稳态触发器来保存信息，只要不断电信息就不会丢失 集成度低，成本高，功耗较大 通常作为Cache的存储体; ;译 码 器 ;;;;2、基本的SRAM逻辑结构;存储体：存储位元的集合，通常用X选择线(行线)和Y选择线(列线)的交叉来选择所需要的单元。 地址译码器：将用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。地址译码有两种方式。;;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd.;存储体（256×128×8） 通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K位排成256×128的矩阵。8个片子就可以构成32KB。 地址译码器 采用双译码的方式（减少选择线的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线;其他例子;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd.;4 SRAM 存储器与CPU的连接;3 SRAM 存储器与CPU的连接（CAI） CPU对存储器进行读/写操作:;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd.;每一片RAM的字数是16K（214），故其地址线为14条（A0~A13） 4片芯片的数据线与数据总线的D0~D7相连，对应8位数据，地址总线低位地址A0~A13与各片芯片的14位地址端相连，两位高位地址A14、A15经2:4译码器与4片芯片的片选端相连 地址空间分配;用16K*8 扩展64K*8(字扩展);4 读写周期波形图( 存储器的时序); 读周期是指连续两次读存储器必须间隔的时间；读出时间为在地址出现后经译码选中单元，并将单元内容送到总线上所须时间；读周期大于读出时间;写操作中要求-CS和-WE 都为低;二、DRAM（动态RAM）;刷新操作 为防止存储的信息电荷泄漏而丢失信息，由外界按一定规律不断地给栅极进行充电，补足栅极的信息电荷 主要采用“读出”的方式进行刷新，依次读出存储器的每一行，就可完成对整个DRAM的刷新 由于要不间断地进行刷新，故称这种存储器为动态存储器;DRAM控制器 DRAM刷新的控制线路可以集成在一个半导体芯片上，形成DRAM控制器 借助于DRAM控制器，可以把DRAM当作SRAM一样使用，从而为系统设计带来很大的方便; 单管动态存储单元（存1位信息）- DRAM 存储位元工作原理 由一个 MOS管和电容组成;;;2 DRAM芯片逻辑结构（了解，不考试）;刷新控制与 定时;1M*4，需20条地址线，存储体为1024*1024单元，将20条分为两部分：10位行地址、10位列地址，通过芯片A0-A9分次送入，与行地址相关的控制信号是-RAS；与列地址相关的是-CAS 时序上是先送行地址，再送列地址。 当某一行被选中，则这一行的 1024个存储单元都被选通到输出放大器，列译码器产生的译码信号最终从里面选出1个单元 ;3 DRAM读写周期;;读周期：行地址应先于-RAS有效 写周期 刷新周期：从上一次对整个存储器刷新结束到下