【2017年整理】电子技术课程设计---_数字时钟.doc

摘要 数字钟是一个将“?时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。? 计数器?译码显示 第一节?系统概述 数字电子钟是由多块数字集成电路构成的，其中有振荡器，分频器，校时电路，计数器，译码器和显示器六部分组成。振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进行显示，通过校时电路实现对时，分的校准。 1.1 系统设计思路与总体方案 数字时钟基本原理的逻辑框图如下所示： 由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果经过“时”、“分”、“秒”，译码器，显示器显示时间。其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实现对时，分的校准。 第二节?单元电路设计与分析 由图1的系统图知其由振荡器、分频器、计数器、译码器、?显示器、校正电路组成。 振荡器 2.1.1 秒发生电路---振荡器是计时器的核心，振荡器的稳定度和频率的精确度决定了计时器的准确度。一般来说，振荡器的频率越高，计时精度就越高，但耗电量将越大。所以，在设计电路时要根据需要而设计出最佳电路。 在本设计中，采用的是精度不高的，由集成电路555与RC组成的多谐振荡器。其具体电路如下图2所示； 接通电源后，电容C被充电，vC上升，当vC上升到大于2/3VCC时，触发器被复位，放电管T导通，此时v0为低电平，电容C通过R2和T放电，使vC下降。当vC下降到小于1/3VCC时，触发器被置位，v0翻转为高电平。电容器C放电结束,所需的时间为???? ????? 当C放电结束时，T截止，VCC将通过R1、R2向电容器C充电，vC由1/3VCC上升到2/3VCC所需的时为????????当vC上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为 ???? 。 . 2.1.2 振荡器，除了可以由上一节介绍的除外，如果对精度有较高要求的话，还可以用石英晶体构成的振荡器，这里简单介绍一下： 如下电路图3所示； 电路振荡频率为100KHz，把石英晶体串接在由非门2，3组成的振荡反馈电路中，非门4是振荡器整形缓冲级。凭借与石英晶体串联的微调电容，可以对振荡器的频率作微量的调节。 2 .2 分频器 分频器的功能主要有两个：一个是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1000Hz的高音频信号和500Hz的低音频信号等。 本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所得的信号进行分频。这里所采用的分频电路是由3个总规模计数器74LS90来构成的3级1/10分频。 其电路图如下图4所示: 图4 从图4可以看出，由振荡器的1000Hz高频信号从U1的14端输入，经过3片74LS90的三级1/10分频，就能从U3的11端输出得到标准的秒脉冲信号。相应的如果输入的是100KHz时，就需要5片进行5级分频，电路图画法和上图4一样，同理依次类推。 2.3计数器 由图1的方框图可以清楚的看到，显示“时”、“分”、“秒”需要6片中规模计数器；其中“秒”、“分”各为60进制计数，“时”为24进制计数。在本设计中均用74LS90来实现： 2.3.1 六十进制计数器 “秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如图5所示，是采用两片中规模集成电路74LS90串接起来构成的“秒”，“分”计数器。 图5 由图5可知，U1是十进制计数器，U1的QD作为十进制的进位信号，74LS90N计数器是十进制异步计数器，用反馈清零法来实现十进制计数，U2和与非门组成六进制计数。74LS90N是在CP信号的下降沿触发下进行计数，U2的QA和QC相与0101的下降沿，作为“分（时）”计数器的输入信号。U2的输出0110高电平1分别送到计数器的R01、R02端清零，74LS90N内部的R01、R02与非后清零而使计数器归零，完成六进制计数。由此可见，U1和U2串接实现了六十进制计数。 2.3.2 二十进制计数器 “时”计数为24进制的，在本设计中24进制的计数电路也是由两个74LS90组成的二十四进制计数电路，如图6所示。 图6 由图6看出，当“时”个位U4计数器输入端A（14脚）来到第10触发信号时，U4计