第9章、集成电路测试技术.ppt

集成电路设计 双极型数字集成电路 上一章 集成电路单元 CMOS数字集成电路 焊盘输入输出单元(I/O PAD) 模拟集成电路 * 1 2 3 故障模型 可测性设计 集成电路测试 4 测试向量生成 第九章 集成电路测试技术 加工完成的芯片通常以晶圆的形式从制造厂家获得。而以多项目晶圆方式实现的芯片则以裸片的形式获得，即没有载体(Carrier)也没有绑定(Bonding)，这时的裸片还可能是宏芯片，可以进一步分割成多个裸片。接下来，可以直接在晶圆上(On-wafer)或芯片上(On-chip)对电路功能进行测试。芯片上测试需要建立故障模型。 一、集成电路测试 二、故障模型 1.故障原因： 集成电路的生产过程，从拉单晶开始，经过切、磨、抛，再经过制作掩膜版、氧化、光刻、扩散、离子注入等，前后有几百道工艺过程，涉及到工艺制作环境、化学试剂的纯度等等非常苛刻的制作要求，而且集成电路内部的线宽等几何尺寸都是在亚微米、深亚微米的量级上，集成电路的制作难度是可想而知的。在工艺流线过程和封装过程中出现的任何问题，都可能导致晶体管不能正常工作或者连线在中间断开等。在进行片测试、芯片切割和压焊封装时也会引起各种差错。封装工艺中需要的各种材料也会在机械机理、电学和热效应等方面各有不同要求而引起失效。 2.故障模型 为了有效的测试分析电路，并能够检验硅片的多种缺陷，需要建立抽象的故障模型 故障模型是指将实际物理上的缺陷用抽象的模型表示出来 物理故障对应的逻辑故障见表9.1 * 表9.1 物理故障对应的逻辑故障表 故障级 物理故障 逻辑故障 残次故障 开路故障 短路故障 芯 片 级 封装腿间有漏电或短路 ? ? 连线断开或未对准 ? 表面有污物 ? 门 级 过孔没连上 ? 栅与源＼漏端短路 ? ? 栅氧化层有瑕疵 ? ? 掩膜版没对准 ? ? 3.故障模型分类 固定故障模型：以单一固定故障模型(SSF)为主 　　　是指在测试的电路中只存在一个逻辑故障．当然实际电路中不可能只存在一个逻辑故障，为不使问题复杂化，只采用SSF模型．实际证明SSF模型可以解决多故障问题． 　　　用两种逻辑故障：固定1故障和固定0故障来表示物理故障．将由工艺制作中的差错转化为输入或输出信号上的逻辑值被固定在“0”或“1”电平上．例如二输入与非门可能由于内部的制作工艺出现偏差无法在输出端得到正确的“0”或“1”电平． 桥接故障(BF:Bridging Faults)：短路故障，经常使不该连的地方连了起来 延迟故障模型 　　　也是由工艺缺陷引起的故障，不同于固定故障模型的是并未损坏电路的逻辑功能，而是使晶体管的开关时间延长了，即增加了逻辑门的充放电时间，对于一些工作频率要求较高的器件，将达不到设计要求．通常对路径进行延迟测试，观察波形． IDDQ模型 IDDQ是指MOS管的静态电源电流， IDDQ故障模型是指生产过程中的缺陷使电源和地之间出现了不正常的连接，从而增加了芯片的静态电流． 　　 　IDDQ模型能够覆盖诸如晶体管开启故障、大多数的桥接故障、一些开路故障，还有一些无法控制或无法观察到的逻辑故障。在采用固定故障模型做测试的同时，加进IDDQ故障模型可以有效的提高测试的故障覆盖率。 三、测试向量生成 自动测试向量的生成(ATPG)，是指为被测电路生成测试向量的过程，方法有异或法、布尔差分法、单路径敏化法、D算法、PODEM算法、FAN算法。 D算法：采用互补逻辑值，只适合检测节点处没有与其它节点相连接的情况。如图9.1所示 例：图9.2所示为测试矢量生成过程，图9.3电路中的D代表有故障，检测节点连接到了U3.A2上，图b所示，U2和U3的输出分别为D和 ，经过U4其输出永远为1，出现了不可测故障，解决方法—PODEM算法（ D算法的改进）。FAN(Fanout-oriented Test Generation)是在PODEM算法的基础上，进一步减少检测时间，是D算法的扩展。 0 1 1 1 0 1/0 1/0 stuck-at-0 True Response Test Vector Faulty Response 图9.1 图9.2 自动产生测试矢量的过程 图9.3 故障传递 针对不同的测试向量提取方法主要分为两大类：一类是组合逻辑电路，另一类是时序逻辑电路。 时序方式的ATPG 1、全扫描测试法(maxscan) 将所有的时序电路触发器用可扫描型触发器来代替，以便在做电路测试时，能将测试向量加到电路内部的所有节点上。触发器的触发和输入信号是由测试使能端和测试信号输入端加进信号。 缺点：增加门数和布线难度，同