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第8 卷第9 期 电 子 与 封 装 第8 卷，第9 期 总 第65 期 Vol.8，N o .9 ELECTRONICS PACKAGING 2008 年9 月 电 路 设 计 基于小数分频的锁相环设计 1,2 2 1 1 彭进忠 ，王军成 ，莫亭亭 ，李章全 （1.上海交通大学微电子学院，上海200240 ；2 .中芯国际集成电路制造有限公司，上海20 1203 ） 摘 要：锁相环电路广泛应用于现阶段集成电路芯片中，由于需要较高的输出频率解析度，小数 分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声，因此如何降低系 统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技 术的锁相环设计与噪声分析，分析了各个主要模块的设计要求与优化方法。芯片在SMI C 流片制 造，采用了0.13 μm 逻辑工艺，从样片的测试结果来看，Sigma-Delta 模块的噪声得到了较好的抑 制，满足了预先的设计要求。 关键词：锁相环；相位噪声；压控振荡器；小数分频器 中图分类号：TN75 　　　文献标识码：A　　　文章编号：1681-1070 （2008）09-0015-04 Fraction-N Phase-locked Loop Design 1,2 2 1 1 PENG Jin-zhong , WANG Jun-cheng , MO Ting-ting , LI Zhang-quan （1.Shanghai Jiao Tong university , Shanghai 200240, China; 2.Semiconductor Manuf acturing National Corp oration , Shanghai 201203, China ） Abstract: Phase-locked loop is widely used in SOC solutions. Because of the high output frequency resolution required, fraction-N phase-locked loop will be more and more popular. On the other hand, sigma-delta modula- tor introduce noise to the phase-locked loop, which decrease the phase-locked loop phase noise performance. This paper present a fraction-N phase-locked loop, which used sigma-delta modulator as the fraction-N divider, it gives the phase noise analysis for each building block, then give the loop optimize methodology to improve the performance. This chip is fabricated by SMIC 0.13 μm logic process, the output resolution achieved 1Hz, a