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如何设计分频器
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11 摘要
时序电路第一个应用是拿来做计数器,有了计数器的基础后,就
可以拿计数器来设计分频器,最后希望能做出任意整数分频器和小数
分频器。使用环境为 ModelSim-Altera 6.5e (Quartus II 10.0) Starter
Edition。
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22 偶数分频
偶数分频器的实现非常简单,通过计数器计数就完全可以实现。
如进行 N 倍偶数分频,就可以通过由待分频的时钟触发计数器计数,
当计数器从 0 计数到 N/2-1 时,输出时钟进行翻转,并给计数器一个
复位信号,以使下一个时钟从零开始计数。以此循环,就可以实现任
意的偶数分频。
� 这里以二分频为例,程序如下:
图1 二分频verilogHDL程序
� testbench 程序如下:
图2 二分频testbench程序
� 仿真波形图如下图所示:
图3 二分频仿真波形
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33 奇数分频
对于实现占空比为50%的N倍奇数分频,首先要进行上升沿触发以进行模
N计数,计数选定到某一个值再进行输出时钟翻转,然后过(N-1)/2 再次进行翻
转,就可得到一个占空比非50%的奇数N分频时钟。再同时进行下降沿触发的
模N计数,当其到达与上升沿触发输出时钟翻转选定值相同时,再进行输出时
钟翻转,同样,经过(N-1)/2时,输出时钟再次翻转以生成占空比非50%的奇数
n分频时钟。将这两个占空比非50%的n分频时钟相或运算,就可以得到占空比
为50%的奇数N分频时钟。
�
�
�� 下面我们实现占空比为50%的五分频,流程图如下:
开始
下降沿
上升沿 上升沿还是下
降沿有效?
产生step1 产生step2
相或得到输出时钟
clkout
否
是否结束?
是
结束
图4 5分频程序流程图
� 5分频testbench程序如下:
图5 5分频testbench程序截图
� 5分频源程序如下:
图6 5分频源程序截图
� 5分频仿真波形如下图所示:
图7 5分频仿真波形图
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44 小数分频
小数分频是通过可变分频和多次平均的方法实现的。例如要实现4.7分频,
需要在10次分频中做3次4分频和7次5分频就可以做到,再如实现 5.67分频,
只要在100次分频中,做67次6分频,33次5分频即可。因为从N分频到N+1
分频和从N+1 分频到N分频的切换,会产生一个随时间增长的相位移。考虑到
小数分频中需要多次进行两种频率分频,必须将两种分频均匀,这种“均匀”工作
是通过计数器完成的,这里仅给出半整数一位小数的情况。
对于实现占空比为1
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