数字逻辑与 第十八讲 同步计数器 .ppt

用2片74LS161实现50进制计数器 十进制数50对应的二进制数为0011 0010。所以，当计数器计到50时，计数器的状态为Q3’Q2’Q1’Q0’Q3Q2Q1Q0=0011 0010。其反馈归零函数为 这时，与非门输出低电平0，使两片74LS161同时被异步置0，从而实现了50进制计数。 * 同步计数器 二、同步计数器 1.同步二进制计数器 1）同步二进制加法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。 应控制触发器的输入端，即将触发器接成T触发器。 只有当低位向高位进位时（即低位全1时再加1），令高位触发器的T=1，触发器翻转，计数加1。 二、同步计数器 1.同步二进制计数器 1）同步二进制加法计数器 3位二进制同步加法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=1时，在下一个CP触发 沿到来时翻转。 FF2在Q0=Q1=1时，在下一个CP 触发沿到来时翻转。 电路图 由于没有无效状态,电路能自启动。 推广到n位二进制同步加法计数器 驱动方程 输出方程 2）同步二进制减法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’ 触发器。 应控制触发器的输入端，即将触发器接成T触发器。 只有当低位向高位借位时（即低位全0时再减1），令高位触发器的T=1，触发器翻转，计数减1。 为此，只要将二进制加法计数器的输出由Q端改为 端,便成为同步二进制减法计数器了。 3位二进制同步减法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=0时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步减法计数器 驱动方程 输出方程 3位二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。 输出方程 电路图 4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CTT=CTP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CTT·CTP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 选用4个CP下降沿触发的JK触发器，用FF0、FF1、FF2 、FF3表示。 状态图 输出方程： 时钟方程： 十进制同步加法计数器 状态方程 00 01 11 10 00 0 0 × 1 01 0 0 × 0 11 0 1 × × 10 0 0 × × n n Q Q 2 3 n n Q Q 0 1 ( d ) 1 3 + n Q 的卡诺图 电路图 比较得驱动方程 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 十进制同步减法计数器 选用4个CP下降沿触发的JK触发器，用FF0、FF1、FF2 、FF3表示。 状态图 输出方程： 时钟方程： 状态方程 次态卡诺图 比较得驱动方程 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 电路图 集成十进制同步加法计数器74LS160 主要功能与74LS161基本相同，只是实现十进制计数。功能表和进位信号如下。 CO=CTTQ3Q0=Q3Q0 2）集成十进制同步加/减计数器74LS190 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 为异步置数控制端 为计数控制端 D0~D3为并行数据输入端 Q0~Q3为输出端 为加/减计数方式控制端 CO/BO为进位/借位输出端 为行波时钟输出端 （1）异步置数 当 =0时，与CP无关，立即置数。即D3D