实验报告01-1位加法器.doc

实 验 _＿一＿＿ 成　绩 【实验名称】 1位加法器 【目的与要求】 掌握1位全加器的设计 学会1位加法器的扩展 输入 输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 【实验内容】 设计1位全加器 将1位全加器扩展为4位全加器 使4位的全加器能做加减法运算 【操作步骤】 1位全加器的设计 写出1位全加器的真值表 根据真值表写出表达式并化简 画出逻辑电路 用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 如果电路设计正确，将该电路进行封装以用于下一个环节 将1位全加器扩展为4位全加器 用1位全加器扩展为4位的全加器，画出电路图 分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 -5+3=-2：1011+0011=1110 将4位的全加器改进为可进行4位加法和减法的运算器 在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路 分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 3-5=-2: 0011 1 0101 1110 3+(-5)=-2 : 0011 0 1011 1110 【附录】 2