Altium Designer信号完整性分析.ppt

信号完整性概述 信号完整性简介 现象一 在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒，当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉冲信号失真的现象； 现象二 在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于很小的差异导致高速系统设计的失败； 现象三 …………. 如何解决？ 在电子产品向高密和高速电路设计方向发展的今天，解决一系列信号完整性的问题，成为当前每一个电子设计者所必须面对的问题。业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能将设计风险降到最低，从而也大大促进了EDA设计工具的发展…… 信号完整性简介 信号完整性（Signal Integrity，简称SI）问题是指高速数字电路中，脉冲形状畸变而引发的信号失真问题，通常由传输线阻抗不匹配产生的问题。而影响阻抗匹配的因素包括信号源的架构、输出阻抗(output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴(topology)架构等。解决的方式可以采用端接(termination)与调整走线拓朴的策略。 常用的端接方式比较： 信号完整性简介 信号完整性问题通常不是由某个单一 因素导致的，而是板级设计中多种因素共同作用的结果。信号完整性问题主要表现形式包括信号反射、信号振铃、地弹、串扰等； a、信号反射：由于源端与负载端阻抗不匹配将可能引起传输线上信号反射。负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负，反之，如果负载阻抗大于源阻抗，反射电压为正。同时传输线的形状、错误的端接、不连续的电源平面等均会导致信号反射； b、信号振铃（ringing）和环绕振荡（rounding）：由于传输线上分布了过度的电感和电容。振铃属于欠阻尼状态，而环绕振荡属于过阻尼状态。振铃和环绕振荡可以通过适当的端接予以减小，但是不可能完全消除； 信号完整性简介 c、地弹：当电路中存在较强的电流涌动时就会引起地弹现象。如同时有多个芯片输出信号时，将在芯片与板的电源平面间形成较大的瞬态电流，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大； d 串扰：由于在同一PCB板上的两条信号线与地平面引起的干扰。串扰是信号在两条传输线之间的耦合，线间的互感和互容引起线上的噪声。其中容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。 信号完整性简介 常见信号完整性问题及解决方法 Altium Designer的信号完整性分析 Altium Designer的信号完整性分析 Altium Designer的SI功能包含了布线前（即原理图设计阶段）及布线后（PCB版图设计阶段）两部分SI分析功能；采用成熟的传输线计算方法，以及I/O缓冲宏模型进行仿真。基于快速反射和串扰模型，信号完整性分析器使用完全可靠的算法，从而能够产生出准确的仿真结果。 布线前的阻抗特征计算和信号反射的信号完整性分析，用户可以在原理图环境下运行SI仿真功能，对电路潜在的信号完整性问题进行分析，如阻抗不匹配等因素。 更全面的信号完整性分析是在布线后PCB版图上完成的，它不仅能对传输线阻抗、信号反射和信号间串扰等多种设计中存在的信号完整性问题以图形的方式进行分析，而且还能利用规则检查发现信号完整性问题，同时，Altium Designer还提供一些有效的终端选项，来帮助您选择最好的解决方案。 Altium Designer的信号完整性分析 如何在Altium Designer内进行信号完整性分析： 1、仿真电路中需要至少一块集成电路； 2、器件的IBIS模型； 3、在规则中必须设定电源网络和地网络； 4、建立SI规则约束； 5、层堆栈必须设置正确，电源平面必须连续； 注意：不论是在PCB或是在原理图环境下，进行信号完整性分析，设计文件必须在工程当中，如果设计文件是作为Free Document出现的，则不能运行信号完整性分析。正确设置板层的厚度、Core和Prepreg等参数。 Altium Designer的信号完整性分析 布线前（即原理图设计阶段）SI分析概述 - 用户如需对项目原理图设计进行SI仿真分析， Altium Designer要求必须建立一个工程项目名称。在原理图SI分析中，系统将采用在SI Setup Option对话框设置的传输线平均线长和特征阻抗值；仿真器也将直接采用规则设置中信号完整性规则约束，如激励源和供电网络等，同时，