嵌入式开发-Altium Designer信号完整性分析.pdf

信号完整性分析 信号完整性分析 全面介绍Altium Designer 的信号完整性分析功能 V1.0 全面介绍Altium Designer 的信号完整性分析功能 V1.0 1 信号完整性概述 2 信号完整性简介 信号完整性简介 现象一 现象一 在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒， 在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒， 当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉 当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉 冲信号失真的现象； 冲信号失真的现象； 现象二 现象二 在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于 在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于 很小的差异导致高速系统设计的失败； 很小的差异导致高速系统设计的失败； 现象三 现象三 …………. …………. 如何解决？ 如何解决？ 在电子产品向高密和高速电路设计方向发展的今天，解决一系列信 在电子产品向高密和高速电路设计方向发展的今天，解决一系列信 号完整性的问题，成为当前每一个电子设计者所必须面对的问题。 号完整性的问题，成为当前每一个电子设计者所必须面对的问题。 业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能 业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能 将设计风险降到最低，从而也大大促进了EDA设计工具的发展…… 将设计风险降到最低，从而也大大促进了EDA设计工具的发展…… 3 信号完整性简介 信号完整性简介 信号完整性 （Signal Integrity，简称SI ）问题是指高速数字电路中， 信号完整性 （Signal Integrity，简称SI ）问题是指高速数字电路中， 脉冲形状畸变而引发的信号失真问题，通常由传输线不阻抗匹配产生 脉冲形状畸变而引发的信号失真问题，通常由传输线不阻抗匹配产生 的问题。而影响阻抗匹配的因素包括信号源的架构、输出阻抗 的问题。而影响阻抗匹配的因素包括信号源的架构、输出阻抗 (output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴 (output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴 (topology)架构等。解决的方式可以采用端接(termination)与调整走 (topology)架构等。解决的方式可以采用端接(termination)与调整走 线拓朴的策略。 线拓朴的策略。 常用的端接方式比较： 常用的端接方式比较： 端接类型 相对成本 信号时延 功率耗费 临界参数 特性 串接方式 低 显著 低 Rs=Z0=R0 良好的DC噪声 并接方式 低 很小 高 R=Z0 功耗太大 Thevenin方式 中 很小 高 R=2 * Z0 大功率CMOS 二极管方式 高 很小 低 无 极限过冲，振铃 RC方式 中 很小