浙江大学ARM课件7.ppt

ARM7TDMI 总线接口 ARM7TDMI 外部接口 存储器接口 中断 调试接口 协处理器接口 ARM7TDMI 接口信号 时钟与时钟控制 MCLK – 输入 处理器工作的时钟。 静态设计的ARM通过延长时钟周期来访问慢速的设备。 nWAIT – 输入 在ARM内部与MCLK相与。 必须在MCLK为低的相位阶段改变。 容许该信号从一个周期扩展到另一个周期，延长总线访问周期。 ECLK – 输出 核心逻辑的时钟的输出。 在正常和调试状态下反映内部时钟。 ph1 ph2 – 内部信号 双相位非覆盖的内部时钟。 处理器内部工作周期。 时钟控制 - nWAIT 控制 时钟控制 – 扩展 MCLK 数据总线 32 位 双或单向数据总线 BUSEN = 0 配置双向数据总线。 BUSEN = 1 配置单向数据总线。 字节、半字及字访问. 读取数据必须有效且稳定到相位2结束。 写入数据在相位1改变，保持稳定贯穿相位2。 nENOUT – 输出 (和 nENIN – 输入) : 数据总线控制 如果采用片外双向数据总线的话，可以用来控制数据总线的方向。 数据总线配置 (1) 数据总线配置 (2) 地址总线 32 位 (4G字节) 寻址能力。 默认时序 在前一周期的相位2阶段变为有效，保持稳定贯穿当前周期的相位1阶段。 流水线地址。 地址时序可以通过APE（或ALE）移位。 为获得较好的系统性能，建议使用默认时序。地址可以锁存到存储器系统中。 地址总线控制 APE 和 ALE – 输入 ARM 建议两个信号都为高，以便有最长的时间进行地址译码。 任何一个信号都可以连接到在数据访问期间需要稳定地址的设备。 APE: 地址流水线使能 APE = 1 – 地址是流水线的 (在后续的相位2提供). APE = 0 – 重新定时地址改变的时序，从MCLK的下降沿开始。 控制对A[31：0]的透明锁存。 ALE : 地址锁存使能 控制对A[31：0]的透明锁存。 仅用于已有的系统设计，因为它比APE更复杂。 流水线地址时序(推荐设置) ALE 和 APE 均为高 APE对地址时序的作用 总线三态控制 (1) ABE – 输入 : 地址总线使能 当ABE 为低时，下面的信号处于高阻状态：A[31:0], nRW, LOCK, MAS[1:0], nOPC, and nTRANS DBE – 输入 : 数据总线使能 当 DBE 为低时，D[31:0] 处于高阻状态。 TBE – 输入 : 测试总线使能 当 TBE 为低时，下面的信号处于高阻状态： D[31:0], A[31:0], nRW, LOCK, MAS[1:0], nOPC, and nTRANS 在ABE和DBE都为低时，情况一样。 总线三态控制 (2) 存储器访问控制 nMREQ – 输出 : 存储器请求. 低有效，指示在接下来的周期中进行存储器访问。 SEQ – 输出 : 连续地址访问 高有效，指示在接下来的周期中地址不变或大一个操作数（字或半字） nRW – 输出 : 非读/写 区分存储器读写访问 LOCK – 输出 : 锁定操作 指示一条交换指令正在执行，接下来的两个处理器总线周期是不可见的。 MAS[1:0] – 输出 : 存储器访问大小 指示字、半字或字节访问。 BL[3:0] – 输入 : 数据总线上的字节区段锁存使能 容许数据由小数构成。 存储器控制 MAS[1:0] 指示数据传送大小( 8, 16 或 32 位 ) 字节区段锁存使能 32 位存储器接口 16 位存储器接口 16位存储器接口 使用字节区段锁存 改变操作状态 T位指示ARM核的状态。 高 - Thumb 状态， 低 - ARM 状态 取指 在ARM状态，指令是字（ 32位 ） 在THUMB状态，指令是半字（16位） 指令可以从32位数据总线的高或低半段取得。 取决于Endian配置和 A[1]的状态。 取数据 字数据取操作类似于ARM状态的指令取操作。 半字数据的取操作类似于THUMB状态的指令取操作。 字节数据的取操作取决于Endian 配置和A[1:0]的状态。 周期类型 非连续 (N) 在接下来的周期中的地址与前一个地址无关。 连续 (S) 在接下来的周期中的地址与前一个地址一样或大一个操作数（字或半字）。 内部 (I) 处理器正在执行一个内部操作，同时，没有有用的预取执行。 协处理器寄存器传送 (C). 处理器和协处理器之间通讯，不涉及存储器访问，但 D[31:0] 用于传送数据。 合并的内部连续 (IS) I和S周期的特殊组合，容许优化存储器访问。 周期类型 非连续周期 在接下来的周期中(nMREQ = 0) 且 (SEQ = 0) 下一个周期将是非连续访问