LJY_第2章 MCS-51单片机的硬件结构.ppt

49- 图2-19中（b）的电路能输出高、低两种电平的复位控制信号，以适应外围I/O接口芯片所要求的不同复位电平信号。 74LS122为单稳电路，实验表明，电容C的选择约为0.1?F较好。 第2章 MCS-51单片机的硬件结构 2.5.1 P0端口： 2.5 并行I/O端口 P0口作通用的I/O口使用。这时，CPU发来的“控制”信号为低电平，上拉场效应管截止，多路转接开关MUX打向下边，与D锁存器的Q*端接通。 （1）作输出口使用 来自CPU的“写入”脉冲加在D锁存器的CP端，内部总线上的数据写入D锁存器，并向端口引脚P0.x输出。 注意：由于输出电路是漏极开路（因为这时上拉场效应管截止），必须外接上拉电阻才能有高电平输出。 先写1 D Q 锁存器 CP Q MUX 内部总线 写入 读引脚 读锁存器 地址/数据 控制 Vcc P0.X D Q 锁存器 CP Q MUX 内部总线 写入 读引脚 读锁存器 地址/数据 控制 Vcc P0.X 0 0 第2章 MCS-51单片机的硬件结构 2.5.1 P0端口： 2.5 并行I/O端口 （2）作输入口使用 “读引脚”信号把下方缓冲器打开，引脚上的状态经缓冲器读入内部总线； D Q 锁存器 CP Q MUX 内部总线 写入 读引脚 读锁存器 地址/数据 控制 Vcc P0.X D Q 锁存器 CP Q MUX 内部总线 写入 读引脚 读锁存器 地址/数据 控制 Vcc P0.X 第2章 MCS-51单片机的硬件结构 2.5.1 P0端口： 2.5 并行I/O端口 （2）作输入口使用 “读锁存器”信号打开上面的缓冲器把锁存器Q端的状态读入内部总线。 D Q 锁存器 CP Q MUX 内部总线 写入 读引脚 读锁存器 地址/数据 控制 Vcc P0.X D Q 锁存器 CP Q MUX 内部总线 写入 读引脚 读锁存器 地址/数据 控制 Vcc P0.X 第2章 MCS-51单片机的硬件结构 2.5.2 P1端口： 2.5 并行I/O端口 字节地址90H，位地址90H～97H。 P1口只作通用的I/O口使用，在电路结构上与P0口有两点区别： （1）因为只传送数据，不再需要多路转接开关MUX。 （2）由于P1口用来传送数据，因此输出电路中有上拉电阻，这样电路的输出不是三态的，所以P1口是准双向口。 （1）P1口作为输出口使用时，外电路无需再接上拉电阻。 （2）P1口作为输入口使用时，应先向其锁存器先写入 “1”，使输出驱动电路的FET截止。 第2章 MCS-51单片机的硬件结构 2.5.3 P2端口： 2.5 并行I/O端口 字节地址：A0H，位地址A0H～A7H。 1、P2口用于提供高位地址，有一个多路转接开关MUX。 2、P2口的输出用不着是三态的，所以，P2口也是一个准双向口。 3、P2口也可以作为通用I/O口使用，这时，多路转接开关接向锁存器Q端。 第2章 MCS-51单片机的硬件结构 2.5.4 P3端口： 2.5 并行I/O端口 字节地址：B0H，位地址为B0H～B7H 。 P3口的第二功能定义 引脚 第二功能 P3.0 RXD（串行输入口） P3.1 TXD（串行输出口） P3.2 INT0* （外部中断0） P3.3 INT1* （外部中断1） P3.4 T0（定时器0外部计数输入） P3.5 T1（定时器1外部计数输入） P3.6 WR*（外部数据存储器写选通） P3.7 RD*（外部数据存储器读选通） 第2章 MCS-51单片机的硬件结构 2.5.4 P3端口： 2.5 并行I/O端口 （1）I/O输出： “第二输出功能”线应保持高电平，与非门开通，使锁存器Q端输出畅通。 （2）作第二功能信号输出：锁存器预先置“1”，使与非门对“第二输出功能”信号的输出是畅通的。 第2章 MCS-51单片机的硬件结构 2.5.4 P3端口： 2.5 并行I/O端口 （3）作第二功能信号输入：在口线引脚的内部增加了一个缓冲器，输入的信号就从这个缓冲器的输出端取得。 （4）I/O输入：仍取自三态缓冲器的输出端。 P3口无论作哪种输入，锁存器输出和“