利用Verilog HDL实现基于FPGA的分频方法.pdf

利用Verilog HDL 实现基于FPGA 的分频方法 许文建，陈洪波，李晓 中国矿业大学信息与电气工程学院，江苏徐州（221008 ） E-mail：bachelor122@ 摘 要：本文从实际应用出发，分别介绍了利用Verilog HDL 硬件语言实现的整数和半整数 分频的通用方法。并在Quartus II 软件环境下，利用Altera 公司的ACEX1K 系列器件进行 了仿真和调试。 关键词：Verilog HDL ；分频；FPGA 1. 引言 在复杂数字逻辑电路设计中，经常会用到多个不同的时钟信号。一般可分为奇数、偶数、 半整数分频。本文首先简要介绍了 FPGA 器件的特点和应用范围。接着分别介绍了整数和 分数分频的常用方法，并在QuartusII 开发软件下，利用Verilog 硬件描述语言来设计数字逻 辑电路。 在数字逻辑电路设计中，分频器是一种基本电路。我们常会遇到偶数分频、奇数分频、 半整数分频等，在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构 成各种形式的偶数分频和奇数分频，实现较为简单。但对半整数分频分频实现较为困难。 【】 FPGA （Field programmable Gates Array ，现场可编程门阵列）1 都是可编程逻辑器件， 它们是在PAL 、GAL 等逻辑器件基础上发展起来的。同以往的PAL 、GAL 相比，FPGA/CPLD 的规模比较大，适合于时序、组合等逻辑电路的应用。它可以替代几十甚至上百块通用 IC 芯片。这种芯片具有可编程和实现方案容易改动等特点。由于芯片内部硬件连接关系的描述 可以存放在磁盘、ROM 、PROM 、或 EPROM 中，因而在可编程门阵列芯片及外围电路保 持不动的情况下，换一块EPROM 芯片，就能实现一种新的功能。它具有设计开发周期短、 设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点，因 此，可广泛应用于产品的原理设计和产品生产之中。几乎所有应用门阵列、PLD 和中小规 模通用数字集成电路的场合均可应用FPGA 和CPLD 器件。在现代电子系统中，数字系统 所占的比例越来越大。系统发展的趋势是数字化和集成化，而FPGA 作为可编程ASIC （专 用集成电路）器件，它将在数字逻辑系统中发挥越来越重要的作用。 2. 整数分频原理 整数分频包括偶数分频和奇数分频，对于偶数N 分频，通常是由模N/2 计数器实现一 个占空比为 1：1 的N 分频器，分频输出信号模N/2 自动取反。对于奇数N 分频，上述方 法就不适用了， N 奇数分频，要使占空比为50%，以如下思路实现： 1 、以原时钟周期的N 倍作为一个处理周期；（用计数器计数的作用） 2 、生成占空比为N2 ：N2 ＋1 （除法取整）的波形；（以计数器值采样） 3 、将B 生成的波形相移原时钟的半个周期；（用负沿打的作用） 4 、若高电平占N2 宽，输出将B 和C 的波形相或；若高电平占N2 ＋1 宽，输出将B 和C 的波形相与 下面分别以两个程序分别介绍偶数和奇数分频方法： - 1 - 2.1 偶数分频 如果时钟信号为40MHz ，一个16 位的计数器从0 计到65535（一共65536 个不同的值）。 计数器的最高位将65536=610Hz 的频率翻转。 对应的Verilog HDL 语言如下所示: module devide (clk