FPGA实验报告ch.doc
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武 汉 工 程 大 学
电气信息学院
《FPGA与硬件描述语言》实验报告[ 1 ]
专业班级 13电信（2）班 实验时间 2015 年 月 日 学生学号 1座机电话号码1 实验地点 4B 315 学生姓名 陈寰 指导教师 曹新莉 实验项目 闪烁的LED 实验类别 基础实验 实验学时 4学时 实验目的及要求 掌握QuartusII设计电路的基本流程，熟悉VHDL程序，分别设计分频电路，LED闪烁延时计数程序。
将设计好的LED闪烁电路程序下载到DEII开发板上进行实物测试。 成 绩 评 定 表 类 别 评 分 标 准 分值 得分 合 计 上机表现 按时出勤、遵守纪律
认真完成各项实验内容 30分 报告质量 程序代码规范、功能正确
填写内容完整、体现收获 70分 说明： 评阅教师： 日 期： 2015年 12 月 1 日 实 验 内 容 说明：此部分应包含：实验内容、实验步骤、实验数据与分析过程等
一、实验内容
1.用VHDL语言设计分频器，得到0.1Hz——1Hz 的时钟信号；
2.设计闪烁延时程序，控制发光二极管的闪烁。
二、实验方法与步骤
分频电路的产生
1.分频原理： 50MHz晶振信号经过一次50分频得到1MHz信号，再经过三次100分频可得到1Hz信号，0.1Hz信号可由1Hz信号经10分频得到
2．50分频器 ： LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY cnt50 IS
PORT clk:IN STD_LOGIC;
en:IN STD_LOGIC;
clr:IN STD_LOGIC;
cout:OUT STD_LOGIC;
q:buffer STD_LOGIC_VECTOR 5 DOWNTO 0
;
END cnt50;
ARCHITECTURE SYN OF cnt50 IS
BEGIN
process clk,clr begin
if clr 1 then q 000000;
elsif clkevent and clk 1 then
if en 1 then if q 110001
then q 000000;
else q q+1;
end if;end if;
end if;
if q 110001
then cout 1;else cout 0;
end if;
end process;
END SYN;
3．100分频器: LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY cnt100 IS
PORT clk:IN STD_LOGIC;
en:IN STD_LOGIC;
clr:IN STD_LOGIC;
cout:OUT STD_LOGIC;
q:buffer STD_LOGIC_VECTOR 6 DOWNTO 0
;
END cnt100;
ARCHITECTURE SYN OF cnt100 IS
BEGIN
process clk,clr begin
if clr 1 then q 0000000;
elsif clkevent and clk 1 then
if en 1 then if q 1100011
then q 0000000;
else q q+1;
end if;end if;
end if;
if q 1100011
then cout 1;else cout 0;
end if;
end process;
END SYN;
4. LED闪烁定时电路:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY cnt5 IS
PORT clk:IN STD_LOGIC;
en:IN STD_LOGIC;
clr:IN STD_LOGIC;
cout:OUT STD_LOGIC;
q:buffer STD_LOGIC_VECTOR 2 DOWNTO 0
;
END cnt5;
ARCHITECTURE SYN OF cnt5 IS
BEGIN
process clk,clr begin
if clr 1 then q 000;
elsif clkevent and clk 1 then
if en 1 then if q 100
then q 000;
else q q+1;
end if;end if;
end i
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