FPGA设计的秒表设计实验报告.docx

《FPGA原理及应用》 实验报告书 （7） 题 目 秒表设计 学 院 专 业 姓 名 学 号 指导教师 2015年 10-12月 一、实验目的 掌握小型电路系统的 FPGA 设计法。 二、实验内容 用文本法结合原理图的方法设计一个秒表，并在实验箱上进行验证。 秒表基本功能要求如下： (1)要求设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任 何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过 程中也要无条件地进行清零操作。 (2)要求设置启/停开关。当按下启/停开关后，将启动秒表并开始计时，当再 按一下启/停开关时，将终止秒表的计时操作。 (3)要求计时精确度大于 0.01 秒。要求设计的计时器能够显示分(2 位)、秒（2 位）、0.1 秒（1 位）的时间。 (4)要求秒表的最长计时时间为 1 小时。 要求外部时钟频率尽量高，分频后再给秒表电路使用。 三、实验条件 1、开发软件：QuartusⅡ 2、实验设备：KX_DN8EDS实验开发系统 3、拟用芯片：EP3C55F484C8 四、实验设计 1、六进制计数器 仿真波形 十进制计数器 分频计 4、七段数码管译码器 5、100进制原理图 6、60进制原理图 7、秒表原理图 8、管脚锁定 新建好工程文件，芯片选择Cyclone Ⅲ 下面的EP3C55F484C8系列。然后锁定引脚：选择Assignments → Assignments Editor命令。 9、编译文件下载 将编译产生的SOF格式配置文件下载进FPGA中。 10、FPGA实验箱接线 在KX-EDA40A++实验箱上进行连线，分配J4,J5的引脚，输入CLK（PIN_接到时钟信号,输入的EN,RST 接到电平开关L1，L2。 实验总结 经过本次实验，我对QuartusⅡ的使用认识更加深刻，对FPGA技术有了更深层次的认识，有助于我对以后的电子电路设计有极大帮助。