verilog秒表实验报告.pdf

一， 一， 一一，，实验原理 二 二 二二，各模块程序与仿真结果图。 分频器， 分频器， 1，分分频频器器，， 将晶振的48MHz频率分频为电子秒表的最小分辨频率，周期0.01S。同时在译码部分需要 一个1KHz的扫描信号，所以分频器的功能就是产生一个100Hz信号和1kHz信号。 源代码如下： module divclk(clk,clk_100,clk_1k); input clk; output reg clk_100,clk_1k; reg [29:0] counter1,counter2; initial begin counter1=0;counter2=0;clk_100=0;clk_1k=0;end always @(posedge clk) begin if(counter1==240000) begin counter1=0;clk_100=~clk_100;end else begin counter1=counter1+1;end if(counter2==24000) begin counter2=0;clk_1k=~clk_1k;end else begin counter2=counter2+1;end end endmodule 仿真结果 2，计数器 2，计数器 22，，计计数数器器 秒表计数器和一般计数器不同的是进制，在0.01s__0.99s时，都是十进制的，而到了秒和 分的时候，十位秒和个位秒是十进制，秒和分之间则为六十进制所以在进位时注意区分。 秒表有两个按键，一个复位按键reset，一个run/stop 按键，reset按键比较好处理，因为 是点触式，可以检测其下降沿部位（低电平有效），当硬件检测到，说明是有按键按下。而 run/stop按键则为，按下一次这个键，秒表run和stop切换一次可定义一个信号寄存器，在 检测到这个按键按下时，自身在0和1之间翻转一次，1表示run，0表示stop。我们知道， 在按键按下一次时会有如下的毛刺信号，这个毛刺信号持续时间虽然只有1-3ms，但是这对于 硬件来说，还是很长的，最关键的是，会产生很多个下降沿和电平触发。所以必须对其进行处 理，否则在按键按下一次后，run/stop会反转多次。消抖方法分为硬件消抖和软件延时消 抖。在FPGA中可以定义三个D触发器，进行硬件3ms消抖（时间可以根据实际情况而定）， 消抖原理 always @(posedge clk_1k) //以1kHz扫描信号，进行定时 begin dout1 = reset; dout2 = dout1; dout3 = dout2; clr =(dout1 | dout2 | dout3); end 在三个每隔1ms的点上取三个值，如果这三个值都是低电平，则说明下降沿来了。 电路模块 电路模块 电电路路模模块块 源程序 源程序 源源程程序序代码 module counter(clk_100,clk_1k,reset,key,cnte0,cnte1,cnte2,cnte3,cnte4,cnte5); input clk_100,clk_1k,reset,key; output reg [3:0] cnte0,cnte1,cnte2,cnte3,cnte4,cnte5; reg key_out,run; reg clr,dout1,dout2,dout3,do1,do2,do3; initial begin cnte0=0;cnte1=0;cnte2=0;cnte3=0;cnte4=0;cnte5=0;run=1; clr=1;dout1=1;dout2=1;dout3=1;do1=1;do2=1;do3=1;key_out=0; end always @(posedge clk_1k) begin dout1 = reset;do1 = key; dout2 = dout1;do2 = do1; dout3 = dout2;do3 = do2; end always @(negedge clk_1k) begin clr =(dout1 | dout2 | dout3 | run);//这里可以保证在秒表计时过程中不被清零 key_out=(do1 | do2 | do3); end always @(posedge key_out) begin run=~run;end always @(posedge clk_100) begin if(!clr) begin cnte0=0;c