主从并行状态机用于复杂FPGA控制系统设计指南.pdf

第 30卷第 6期 微 　计 　算 　机 　应 　用 Vo l30 No6 2009年 6月 M ICROCOM PU TER A PPL ICA T ION S Jun2009 主从并行状态机用于复杂 FPGA 控制系统设计 丰 　平 　马晓川 　陈模江 　刘大鹏 (中国科学院声学研究所数字系统集成部 　北京 　100 190) 摘要 :本文提出了一种基于主从并行状态机的设计方法 ,用于多状态的复杂状态机设计 ,通过把该方法应用于一个实际系统 设计说明了抽象出 M a ster和 Slave状态机的过程 。该方法为大规模复杂 FPGA 逻辑和时序设计提供了方法学上的参考和 简化 。 关键词 : 主从状态机 　并行状态机 　FPGA 设计 Com plex FPGA Con trol Sy stem D esign Ba sed on M a ster / Slave Para llel Sta te M ach ines FEN G P ing,MA X iaochuan , CH EN Moj iang, L IU D ap eng ( In tegrated D igital System L aboratory, In stitu te of A cou stic s, The Ch ine se A cademy of Science s, B eij ing , 100008, Ch ina) A b stract: Th is p ap er introduces a m ethod based on m aster/ slave p arallel state m ach ine s for design ing comp lex state m ach ine swh ich in cludes a lot of state s The p roce ss for ab stracting m a ster and slave state m ach ines are clearly p re sented by app lying the theory to design an examp le FPGA system The m ethod discu ssed p aved another effective way to de sign logics and tim ing for FPGA system Keyword: m a ster/ slave state m ach ine, p arallel state m ach ine s, FPGA design 嵌入式系统自诞生之日起 ,就在经历着飞速的发展 ,尤其是近 20年来 FPGA 开始得到广泛应用 。FPGA 因为其固有的并行特性开始逐渐取代某些微处理器成为系统中必不可少的部分 。并行意味着可以在同一 时间执行多个任务 , 比如一部分 FPGA 逻辑资源可以执行预处理算法功能 ,另一部分 FPGA 资源可同时执行 协议解析功能 。在多处理器嵌入式系统中 , FPGA 还经常被用来控制多个微处理器的同步事件 、产生胶合逻 辑 、扩展存储空间、转换协议标准以及分发和收集数据等 。FPGA 的灵活性给 FPGA 系统设计人员带来很大 的挑战 。一个成功的 FPGA 系统设计需要经历时序分析 、代码编写 、行为级仿真 、综合 、布局布线 、后仿真以 及在线调试等复杂步骤 ,而且经常需要多次反复才可能达到时序收敛 ,满足应用要求 。 状态机设计构成 FPGA 系统设计的主要部分 。状态机主要完成系统控制 、协议解析 、读写控制等功能 , 广义上讲任何时序逻辑都可用状态机描述 ,甚至组合逻辑也可描述为单状态的状态机 。复杂 FPGA 系统为 了完成功能可能需要多达几十个甚至上百个状态机 ,这些状态机同时运行 ,彼此依赖 ,互为条件 。为此 ,很 多学者和公司开始研究状态机的实现技术 。比如 ,文献 [ 1 ]文献 [ 2 ]讨论