硅集成电路工艺——工艺集成.ppt

Chap.10 工艺集成 工艺集成： ——运用各类工艺形成电路结构的制造过程 CMOS集成电路的工艺集成 双极型集成电路的工艺集成 BiCMOS集成电路的工艺集成 §10.1 集成电路中的隔离 一. MOS集成电路中的隔离 局部场氧化工艺（Local oxidation of silicon，LOCOS） 改进的LOCOS工艺 浅槽隔离（Shallow trench isolation ，STI） LOCOS工艺流程 LOCOS工艺的缺点 1. 鸟嘴的形成（Bird’s beak） 由于氧的横向扩散，硅的氧化反应是各向同性的 氧化物在氮化硅下面的生长形成鸟嘴 浪费硅片的有效面积 2. 厚的氧化层造成表面凹凸不平，加重台阶覆盖问题 改进的LOCOS工艺 回刻的LOCOS工艺 侧墙掩蔽的隔离工艺 多晶硅缓冲层的LOCOS工艺（PBL） 浅槽隔离（STI） STL 不会产生鸟嘴 更平坦的表面 更多的工艺步骤 LOCOS 工艺相对简单，便宜，高产率 当特征尺寸 0.35 um不再适用 STI工艺流程 STI工艺流程 SOI技术介质隔离 绝缘体上外延硅结合STI技术 横向和纵向的完全隔离 工艺较复杂 二.双极型电路中的隔离 pn结隔离：（形成工作区－光刻出隔离区－离子注入与工作区反型的杂质形成pn结），工艺简单 缺点：隔离区较宽，降低集成度 ； 隔离扩散引入了大的收集区－衬底和收集区－基区电容，不利于电路速度的提高 深槽隔离： 与浅槽隔离类似 §10.2 CMOS集成电路中的工艺集成 MOS集成电路工艺的发展： 70－80年代，nMOS为IC主流技术： 多晶硅栅替代铝栅，源漏自对准结构； 离子注入技术提高沟道和源漏区掺杂的控制能力 80年代之后，CMOS工艺成为IC主流技术： 带侧墙的漏端轻掺杂结构；自对准硅化物技术；浅槽隔离技术；氮化二 氧化硅栅介质材料；晕环技术；双掺杂多晶硅技术；化学机械抛光（CMP）；大马士革镶嵌工艺和铜互连技术 今后发展趋势： 超薄SOI CMOS器件，纳米硅器件，双栅器件等 CMOS工艺中的基本模块及对器件性能的影响 CMOS IC中的阱: 单阱（Single Well） 双阱（Twin Well ） 自对准双阱（Self-aligned Twin Well） 阱的制备工艺： 高能离子注入 高温退火杂质推进 单阱 双阱 需要两块掩模版 更平坦的表面 先进CMOS IC工艺中最常用的 自对准双阱工艺 CMOS集成电路中的栅电极（Gate） 普通金属栅（铝栅） 多晶硅栅（双掺杂自对准多晶硅工艺） 高k栅介质及金属栅（钨栅及Ta2O5） 高k栅介质及金属栅 器件尺寸缩小（0.1um），氧化层厚度越来越薄，需要采用高k介质代替SiO2作为栅介质层 保证储存足够的电荷来开启MOSFET，并有效防止隧穿及击穿 金属栅具有更低的电阻率，能有效地提高器件的速度 采用高k栅介质和金属栅是未来的一个发展方向 CMOS集成电路中的源漏结构 源漏结构及工艺的发展： 蒸发或固相扩散 离子注入 轻掺杂源漏结构 源漏扩展结构 晕环结构 轻掺杂源漏（LDD）结构 LDD工艺流程 晕环注入（halo implantation） 进一步降低短沟效应，降低源漏区横向扩散 提高杂质分布梯度以降低源漏串联电阻 自对准结构和接触 CMOS IC工艺流程 80年代主流工艺 90年代主流工艺 当前主流工艺 （见课件） §10.3 双极型集成电路的工艺集成 平面双极集成电路工艺： 标准埋层双极晶体管（SBC） 收集区扩散绝缘双极晶体管（CDI） 三扩散层双极晶体管（3D） SBC双极集成电路工艺流程 （见课件） 先进的隔离技术（深槽隔离DTI代替pn结隔离，减少隔离面积，增加集成度） 多晶硅发射极（减少发射区表面复合速率，改善晶体管电流增益，缩小器件纵向尺寸） 自对准发射极和基区接触（自对准，减少光刻，减少器件内部电极接触之间的距离） §10.4 BiCMOS的工艺集成 双极集成电路优点: 高速、驱动能力强，适合于高精度模拟电路 双极集成电路缺点： 功耗高，集成度低 CMOS集成电路优点： 功耗低，高集成度 CMOS集成电路缺点： 速度低，驱动能力差 以CMOS工艺为基础的BiCMOS工艺 以标准双极工艺为基础的双阱BiCMOS工艺 小结 MOS集成电路中的隔离 LOCOS工艺，改进的LOCOS工艺，浅槽隔离 双极型集成电路中的隔离 pn结隔离，深槽隔离 CMOS集成电路中的基本模块 阱（单阱、双阱、自对准双阱） 栅电极（多晶硅栅、金属栅和高k栅介质层） 源漏