数字电路实验计数器的设计.pdf

勿以恶小而为之，勿以善小而不为。——刘备

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数字电路与逻辑设计实验报告

实验七计数器的设计

：黄文轩

学号

班级：光电一班

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勿以恶小而为之，勿以善小而不为。——刘备

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一、实验目的

熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。

二、实验器件

1.数字电路实验箱、数字万用表、示波器。

2.虚拟器件:74LS73，74LS00,74LS08,74LS20

三、实验预习

1.复习时序逻辑电路设计方法

①根据设计要求获得真值表

②画出卡诺图或使用其他方式确定状态转换的规律

③求出各触发器的驱动方程

④根据已有方程画出电路图。

2.按实验内容设计逻辑电路画出逻辑图

Ⅰ、16进制异步计数器的设计

异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，

置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级

触发器从1变化到0都使得后一级触发器反转，即引发进位操作。

画出由J-K触发器组成的异步计数器电路如下图所示：

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勿以恶小而为之，勿以善小而不为。——刘备

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使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位

触发器的输出，以及时钟信号。：

可以看出电路正常执行16进制计数器的功能。

Ⅱ、16进制同步计数器的设计

较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

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勿以恶小而为之，勿以善小而不为。——刘备

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因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K

输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位

触发器输出都为1)则使JK为1，发生反转实现进位。

画出由J-K触发器和门电路组成的同步计数器电路如下图所示

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位

触发器的输出，计数器进位输出，以及时钟信号。