实验三基本门电路及触发器实验.doc

  PAGE \* MERGEFORMAT 3 实验三：基本门电路及触发器实验 实 验 室： 实验台号： 19 日 期： 2014/1/6 专业班级： 姓 名： 学 号： 实验目的 1．了解TTL门电路的原理、性能和使用方法；验证基本门电路逻辑功能。 2．验证D触发器；J-K触发器的逻辑功能。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： 3. 全加器（00、86）： （二）验证以下触发器逻辑关系 1．D触发器置位端、复位端的功能测试。 2．J-K触发器置位端、复位端的功能测试。 3．D、J-K触发器功能测试。 图3-1 JK触发器(74LS112)和D触发器(74LS74) 三、实验原理图 3 1 2 3 1 3 4 6 8 10 6 1 3 9 1 2 6 5 4 5 2 2 5 4 图3-2与门电路 图3-3异或门电路 图3-4 全加器电路 四、实验结果及数据处理 直接在实验原理图上标记芯片的引脚。 写出实验结果。 （1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。） 输入与门异或门ABFUo（V）F0000.12600100.12611000.12611113.3710 （2）全加器实验结果表 AiBiCiSiCi+10000000110010100110110010101011100111111 （4）D触发器的功能测试 输入端输出原态输出次态DQnQn+101**110**011000111011101011111 （5）J-K触发器的功能测试 输入端输出原态输出次态JKQnQn+101***010***1110000110100111001111101110011110110111011111110 五、思考题 1．实验用的与非门和或门中不用的输入端如何处理? 答：与非门中不用的输入端最好是接高电平；或非门中不用的输入端接低电平。 2．如果与非门的一个输入端接时钟，其余输入端应是什么状态时才允许脉冲通过? 答：其余输入端应接高电平才允许脉冲通过。 3．J-K触发器Qn=0时，如果时钟脉冲CP到来后，触发器处于“1”态，J-K两端应预先分别是什么状态？ 答：应J端高电平、K端低电平；或J、K均为高电平。 4．J-K触发器与D触发器的触发边沿有何不同? 答：J-K触发器为时钟脉冲下降沿来临时改变输出；D触发器为时钟脉冲上升沿来临时改变输出。