带使能端的3-8译码器VHDL语言设计实验报告哦.doc
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上机实验报告
实验题目班级姓名学号指导教师带使能端的3-8译码器
VHDL设计XXXXXX虾XXXXXXXXX实验目的与要求：
1、通过常见基本组合逻辑电路的设计，熟悉EDA设计流程。
2、熟悉文本输入及仿真步骤。
3、掌握VHDL设计实体的基本结构及文字规则。
4、掌握组合逻辑电路的静态测试方法。
5、理解硬件描述语言和具体电路的映射关系。
实验步骤与内容：（可加附页）
创建工程。
新建文件夹。
输入正确的源程序，保存，编译。
波形仿真，分配引脚，编译。
下载到试验箱，进行功能验证。
（原理图及仿真的波形界面在备注）遗留问题与说明：
编程不熟练，在定义上概念不清晰。备注：
实验源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SANBA IS
PORT(
D:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
G1,G2A,G2B:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END ;
ARCHITECTURE XIANI OF SANBA IS
BEGIN
PROCESS(D,G1,G2A,G2B)
BEGIN
IF (G1=0)THEN Y
ELSIF(G1=1 AND G2A=0 AND G2B=0)THEN
IF (D(2)=0 AND D(1)=0 AND D(0)=0)THEN Y
ELSIF (D(2)=0 AND D(1)=0 AND D(0)=1)THEN Y
ELSIF (D(2)=0 AND D(1)=1 AND D(0)=0)THEN Y
ELSIF (D(2)=0 AND D(1)=1 AND D(0)=1)THEN Y
ELSIF (D(2)=1 AND D(1)=0 AND D(0)=0)THEN Y
ELSIF (D(2)=1 AND D(1)=0 AND D(0)=1)THEN Y
ELSIF (D(2)=1 AND D(1)=1 AND D(0)=0)THEN Y
ELSIF (D(2)=1 AND D(1)=1 AND D(0)=1)THEN Y
ELSE Y=ZZZZZZZZ;
END IF;
ELSE Y=ZZZZZZZZ;
END IF;
END PROCESS;
END;
实验仿真波形截图
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