高效能低压降线性稳压器之分析与实作-亚东技术学院.PDF

亞 東 學 報 第 2 9 期 2009 年 6 月 頁 8 1 ~ 9 0 亞 東 技 術 學 院 高效能低壓降線性穩壓器之分析與實作 * ** *** *** *** 李民慶 王清松 陳漢儒 陳新泓 李霈穎 摘要 持很久，更因其效能之提升，近年來成為低功率穩 低壓降線性穩壓器(LDO) ，擁有低雜訊、體積 壓與智慧型電源管理積體電路之主流，本文首先針 小之特性，更因其效能之提升，近年來成為低功率 對 LDO 電路架構加以分析。 穩壓與電源管理積體電路之主流，本文針對組成一 高效能 LDO 之架構：精準參考電電源電路、功率 貳、低壓降線性穩壓器之架構原理 電晶體、誤差放大器以及回授電阻之設計加以分 一低壓降線性穩壓器之基本的架構，包含一精 析、最後利用 TSMC 0.35um CMOS 製程技術模 準參考電壓源、誤差放大器、輸出功率電晶體 擬、設計完成一晶片面積約 0.936 0.804mm 2 、 (PMOS)與回授電阻，如下圖 2.1 所示， 消耗功率低於 ，且輸入電壓可從 至 0.21mW 1.7V Powermos ，線電壓調節率約 ，輸出電流可 Vin Vout 3.3V 0.43mV / V 從 至 ，負載調節率約 以下， 0mA 100mA 5mV / mA R1 輸出電壓可穩定在 1.5V 之高效能 LDO 。此外整體 Error R2 LDO 閉迴路之頻率響應、穩定度與溫度係數等問 Amplifie