半导体存储器逻辑设计.ppt

4.2.3 半导体存储器逻辑设计 需解决： 芯片的选用、 例1. 用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0（低）,双向数据总线D7～D0（低）,读/写信号线R/W。 给出芯片地址分配与片选逻辑,并画出M框图。 1.计算芯片数 （1）先扩展位数，再扩展单元数。 地址分配与片选逻辑、 信号线的连接。 2片1K×4 1K×8 4组1K×8 4K×8 8片 存储器寻址逻辑 2.地址分配与片选逻辑 （2）先扩展单元数，再扩展位数。 4片1K×4 4K×4 2组4K×4 4K×8 8片 芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 为芯片分配哪几位地址，以便寻找片内的存储单元 由哪几位地址形成芯片选择逻辑，以便寻找芯片 存储空间分配： 4KB存储器在16位地址空间（64KB）中占据 任意连续区间。 64KB 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 需12位地址寻址： 4KB A15…A12A11A10A9……A0 A11～A0 0 0 0 …… 0 任意值 0 0 1 …… 1 0 1 1 …… 1 1 0 1 …… 1 0 1 0 …… 0 1 0 0 …… 0 1 1 0 …… 0 1 1 1 …… 1 片选 芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 1K 1K 1K 1K A9～A0 A9～A0 A9～A0 A9～A0 CS0 CS1 CS2 CS3 A11A10 A11A10 A11A10 A11A10 3.连接方式 （1）扩展位数 4 1K×4 1K×4 4 10 1K×4 1K×4 4 10 1K×4 1K×4 4 10 4 1K×4 1K×4 4 10 4 4 A9~A0 D7~D4 D3~D0 4 4 R/W A11 A10 CS3 A11 A10 CS0 A11 A10 CS1 A11 A10 CS2 （2）扩展单元数 （3）连接控制线 （4）形成片选逻辑电路 某半导体存储器，按字节编址。其中，0000H～ ～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。 例2. 1.计算容量和芯片数 ROM区：2KB RAM区：3KB 存储空间分配： 2.地址分配与片选逻辑 先安排大容量芯片（放地址低端），再安排小容量芯片。 便于拟定片选逻辑。 共3片 A15A14A13A12A11A10A9…A0 0 0 0 0 0 0 …… 0 0 0 0 0 0 1 …… 1 0 0 0 0 1 1 …… 1 0 0 0 1 0 0 1 … 1 0 0 0 0 1 0 …… 0 0 0 0 1 0 0 0 … 0 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 2K 2K 1K A10～A0 A10～A0 A9～A0 CS0 CS1 CS2 A12A11 A12A11 A12A11 5KB需13位地址寻址： ROM A12～A0 64KB 1K 2K 2K RAM A10 A15A14A13为全0